KR20070109018A - 반도체 장치의 제조 방법 - Google Patents

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KR20070109018A
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Abstract

손상 없는 얼라인 키 패턴들을 포함하는 반도체 장치의 제조 방법에 있어서, 우선 칩 영역 및 스크라이브 라인을 포함하는 기판을 마련한다. 상기 기판의 스크라이브 라인 상에 얼라인 키 패턴들을 형성하고, 상기 얼라인 키 패턴들 사이의 갭을 메우는 층간 절연막을 형성한다. 이어서, 상기 얼라인 키 패턴들 및 층간 절연막 상에 상기 얼라인 키 패턴들을 보호하기 위한 보호 박막을 형성한 후, 상기 칩 영역에 회로 패턴을 형성한다. 이처럼 얼라인 키 패턴이 상기 보호 박막에 의해 보호됨으로써 이후 칩 영역의 회로 패턴을 형성하는 동안 수행되는 식각 공정 중에 상기 얼라인 키 패턴 상부면이 노출되는 것을 억제할 수 있어, 상기 얼라인 키 패턴의 손상을 미연에 방지할 수 있다.

Description

반도체 장치의 제조 방법{Method of manufacturing a semiconductor device}
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도이다.
도 6a 내지 도 11b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 제1 도전막
104 : 제1 실리콘 질화막 106 : 제1 회로 패턴
108 : 얼라인 키 패턴 110 : 층간 절연막
112 : 보호 박막 114 : 제2 회로 패턴
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 칩 영역에 비트 라인 구조물 및 스토리지 노드 콘택을 포함하고, 스크라이브 영역에 얼라인 키 패턴을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
최근의 반도체 장치들은 기능적인 면에 있어 높은 축적 용량을 가지면서 고 속 동작이 요구된다. 이를 위하여 반도체 장치들은 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다.
반도체 장치들은 다수의 패턴들을 포함하고, 상기 다수의 패턴들이 서로 적층되고 전기적으로 연결되어 있다. 이때, 상기 다수의 적층된 패턴들은 서로 정렬되어 위치하여야 하는데, 이를 위하여 정렬 마크로써 얼라인 키 패턴이 필요하다.
상기 얼라인 키 패턴은 회로 패턴들이 형성되는 칩 영역과 칩 영역 사이에 위치하는 스크라이브 라인에 형성된다. 그리고, 상기 얼라인 키 패턴은 독립적으로 형성되는 것이 아니라, 상기 칩 영역의 회로 패턴들이 형성될 때 함께 형성된다. 따라서, 상기 얼라인 키 패턴을 이루는 물질과 얼라인 키 패턴의 두께 등은 상기 회로 패턴에 따라 변화될 수 있다.
또한, 상기 회로 패턴 상부 또는 인접하게 다른 회로 패턴이 더 형성되는 경우, 상기 얼라인 키 패턴은 상기 다른 회로 패턴들을 형성하기 위한 공정들에 영향을 받게 된다.
예를 들어 설명하면, 디램(DRAM)에서 커패시터를 형성하는 공정에서 몰드막을 식각하기 위한 식각 마스크로써 포토레지스트 패턴을 형성할 때, 상기 포토레지스트 패턴의 정렬을 위하여 얼라인 키 패턴이 필요하다.
이때, 상기 얼라인 키 패턴은 커패시터를 형성하기 전 비트 라인 구조물을 형성할 때 상기 비트 라인 구조물과 함께 형성된다. 즉, 도전 패턴 및 실리콘 질화막 패턴이 적층되어 형성된 비트 라인 구조물과 동일하게 상기 얼라인 키 패턴도 도전 패턴 및 실리콘 질화막 패턴이 적층된 구조를 갖는다.
여기서 비트 라인 구조물과 함께 형성된 얼라인 키 패턴은 후속 공정인 스토리지 노드 콘택을 형성하는 동안 손상될 수 있다. 보다 상세하게, 상기 스토리지 노드 콘택은 폴리실리콘으로 이루어지며 내벽에는 실리콘 질화물로 이루어진 스페이서가 구비될 수 있다. 그런데, 상기 스페이서를 형성하는 동안 상기 스페이서용 실리콘 질화물의 일부를 제거하게 된다. 이 동안, 상기 스크라이브 영역의 얼라인 키 패턴 상부의 실리콘 질화물이 함께 제거된다. 따라서, 상기 얼라인 키 패턴은 상기 얼라인 키 패턴 사이의 갭을 메우고 있는 층간 절연막보다 낮은 두께를 갖게된다.
이로 인하여 상기와 같이 상기 층간 절연막보다 낮은 두께를 갖는 얼라인 키 패턴은 포토레지스트 패턴을 형성하는 동안 얼라인 키로 인식되지 않는다. 따라서, 포토레지스트 패턴의 정렬 불량을 초래할 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 후속 공정에 의한 얼라인 키 패턴의 손상을 억제하기 위한 반도체 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 장치의 제조 방법에 있어서, 칩 영역 및 스크라이브 라인을 포함하는 기판을 마련한다. 상기 기판의 스크라이브 라인 상에 얼라인 키 패턴들과, 상기 얼라인 키 패턴들 사이의 갭을 메우는 층간 절연막을 형성한다. 상기 얼라인 키 패턴들 및 층간 절연막 상에 상기 얼라인 키 패턴들을 보호하기 위한 보호 박막을 형성한다. 상기 칩 영역의 기판 상에 회로 패턴을 형성한다.
상기 얼라인 키 패턴은 상기 칩 영역에 제2 회로 패턴 및 제2 층간 절연막 형성하는 동안 함께 형성될 수 있다. 상기 보호 박막의 물질은 상기 얼라인 키 패턴의 상부 물질과 실질적으로 동일할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 칩 영역 및 스크라이브 라인을 포함하는 기판을 마련한다. 상기 칩 영역에 제1 도전막 및 제1 실리콘 질화막이 적층되고, 일 방향으로 연장된 비트 라인 구조물들을 형성하고, 동시에 상기 스크라이브 라인에 제1 도전막 및 제2 실리콘 질화막 적층된 얼라인 키 패턴을 형성한다. 상기 비트 라인 구조물들 및 얼라인 키 패턴들 사이 갭을 메우도록 상기 기판 상에 층간 절연막을 형성한다. 상기 비트 라인 구조물들, 얼라인 키 패턴들 및 층간 절연막 상에 상기 얼라인 키 패턴들을 보호하기 위한 보호 박막을 형성한다. 상기 칩 영역의 비트 라인 구조물 사이에 제2 도전막 및 제2 실리콘 질화막을 포함하는 스토리지 노드 콘택을 형성한다.
상기 스토리지 노드 콘택은, 상기 비트 라인 구조물 사이에 형성된 층간 절연막의 상부 일부를 제거하여 상부 콘택홀을 형성하고, 상기 층간 절연막 상부 및 상부 콘택홀 내벽을 따라 연속적으로 스페이서용 캡핑막을 형성하며, 상기 상부 콘택홀의 저면의 캡핑막의 일부와 상기 상부 콘택홀 하부에 형성된 층간 절연막을 부분적으로 제거하여, 상기 상부 콘택홀과 연통되며 상기 상부 콘택홀보다 좁은 폭을 갖는 상기 하부 콘택홀을 형성하고, 상기 상부 콘택홀 및 하부 콘택홀을 완전하게 메우도록 상기 층간 절연막 상에 제2 도전막을 형성하며, 상기 층간 절연막의 상부면이 노출되도록 상기 층간 절연막 상에 형성된 제2 도전막 및 제2 실리콘 질화막을 순차적으로 제거하여 내측 상부에 스페이서를 포함할 있다. 상기 제2 도전막 및 제2 실리콘 질화막을 제거하는 단계에서, 상기 층간 절연막 상에 형성된 제2 실리콘 질화막을 제거하는 동안 상기 얼라인 키 패턴 상에 형성된 보호 박막이 제거할 수 있다.
상기와 같은 본 발명에 따르면, 얼라인 키 패턴 상부에 보호 박막을 더 형성함으로써 후속 공정을 수행하는 동안 상기 얼라인 키 패턴을 보호할 수 있어, 상기 얼라인 키 패턴과 층간 절연막의 단차를 유지할 수 있어 상기 얼라인 키 패턴이 정렬 공정 시 정렬 장비에 의해 인식될 수 있다. 따라서, 상기 얼라인 키 패턴의 손상으로 인한 정렬 불량을 미연에 방지할 수 있다.
이하, 본 발명에 따른 바람직한 실시예에 따른 반도체 장치의 제조 방법에 대해 상세하게 설명하면 다음과 같다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도이다.
도 1을 참조하면, 칩 영역과 스크라이브 라인은 포함하는 반도체 기판(100)을 마련한다.
칩 영역은 반도체 기판(100)의 회로 패턴들이 형성되는 영역이며, 반도체 기판(100)에 다수의 칩 영역이 형성될 수 있다. 스크라이브 영역은 상기 칩 영역들 사이에 형성되어 상기 칩 영역들을 각각 구분하고, 상기 스크라이브 영역 상에 얼라인 키 패턴이 형성된다.
도 2를 참조하면, 상기 스크라이브 라인에 얼라인 키 패턴(108)들을 형성한다.
보다 상세하게 설명하면, 상기 반도체 기판(100) 상에 얼라인 키 패턴용 박막을 형성한다. 상기 박막은 단일 막이거나 여러 막들이 적층된 복합 막일 수 있다. 이어서, 상기 박막을 패터닝하여 얼라인 키 패턴(108)들을 형성할 수 있다.
여기에서, 상기 얼라인 키 패턴(108)들은 상기 반도체 기판(100)의 칩 영역에 제1 회로 패턴(106)을 형성하는 동안 형성될 수 있다.
구체적으로 설명하면, 반도체 기판(100)의 칩 영역 및 스크라이브 라인 상에 제1 도전막(102) 및 제1 실리콘 질화막(104)을 순차적으로 형성한다. 이어서, 상기 제1 도전막(102) 및 제1 실리콘 질화막(104)을 패터닝하여 상기 칩 영역에 제1 회로 패턴(106)들을 형성하고, 상기 스크라이브 라인에는 얼라인 키 패턴(108)들을 형성한다.
이때, 상기 얼라인 키 패턴(108)들은 제1 도전막(102) 및 제1 실리콘 질화막(104)인 적층된 구조를 갖는다. 또한, 상기 얼라인 키 패턴(108)은 상기 제1 회로 패턴(106)보다 큰 선폭을 가질 수 있다.
도 3을 참조하면, 상기 제1 회로 패턴(106)들 및 얼라인 키 패턴(108)들 사이의 갭들을 메우도록 층간 절연막(110)을 형성한다.
보다 상세하게 설명하면, 상기 제1 회로 패턴(106)들 및 얼라인 키 패 턴(108)들이 형성된 반도체 기판(100) 상에 상기 제1 회로 패턴(106)들 및 얼라인 키 패턴(108)들 사이의 갭을 완전하게 메우도록 예비 층간 절연막(도시되지 않음)을 충분하게 형성한다. 이때, 상기 예비 층간 절연막은 실리콘 산화물이 사용될 수 있다. 이어서, 상기 회로 패턴 및 얼라인 키 패턴(108)의 상부면이 노출되도록 상기 예비 층간 절연막을 평탄화하여 층간 절연막(110)을 형성한다.
이때, 상기 스크라이브 영역의 층간 절연막(110)은 상기 얼라인 키 패턴(108)보다 낮게 형성되어 상기 층간 절연막(110) 및 얼라인 키 패턴(108) 사이에 단차가 발생하는 것이 바람직하다. 이는 정렬 장비에 의해 얼라인 키 패턴(108)을 보다 용이하게 검출하기 위함이다.
도 4를 참조하면, 상기 얼라인 키 패턴(108) 및 층간 절연막(110) 상에 상기 얼라인 키 패턴(108)을 보호하기 위한 보호 박막(112)을 형성한다.
상기 보호 박막(112)은 상기 제1 회로 패턴(106)이 형성된 칩 영역에도 형성될 수 있다. 이러한 보호 박막(112)은 이후 칩 영역에 제2 회로 패턴(114)을 형성하는 동안 상기 얼라인 키 패턴(108)을 보호하는 기능을 수행한다. 즉, 제2 회로 패턴(114)을 형성하는 동안 수행되는 식각 공정 중에, 상기 얼라인 키 패턴(108) 상에 보호 박막(112)이 제거됨으로써, 상기 얼라인 키 패턴(108)과 층간 절연막(110) 사이의 단차가 유지된다.
후속 공정에서 형성되는 제2 회로 패턴(114)이 제2 도전막 및 제2 실리콘막으로 이루어지는 경우에, 상기 보호 박막(112)은 실리콘 질화막으로 형성하는 것이 바람직하다. 보다 상세하게 설명하면, 상기 제2 회로 패턴(114)의 제2 실리콘 질화 막의 일부를 제거하는 동안 상기 얼라인 키 패턴(108)의 제1 실리콘 질화막(104)이 식각되기 때문에 이를 방지하기 위하여 상기 보호 박막(112)이 사용되어야 한다. 즉, 상기 보호 박막(112)을 실리콘 질화막으로 사용하는 경우, 상기 제2 실리콘 질화막이 제거되는 동안 보호 박막(112)이 제거되기 때문에 하부에 위치한 얼라인 키 패턴(108)의 상부가 제거되는 것을 억제할 뿐 아니라 불필요하게 상기 보호 박막(112)이 남아있지 않게 된다.
도 5를 참조하면, 상기 반도체 기판(100)의 칩 영역 상에 제2 회로 패턴(114)을 형성한다.
상기 제2 회로 패턴(114)은 상기 제1 회로 패턴(106)과 유사한 구조를 가지며, 유사한 물질로 이루어질 수 있다.
예를 들어 보다 상세하게 설명하면, 상기 칩 영역에 형성된 층간 절연막(110)의 일부를 제거하여 상기 제1 회로 패턴(106) 사이에 개구를 형성한다. 상기 개구를 메우도록 상기 층간 절연막(110) 상에 제2 도전막 및 제2 실리콘 질화막을 형성한다. 이어서 상기 제2 도전막 및 제2 실리콘 질화막을 층간 절연막(110)의 상부면이 노출되도록 식각한다. 이때, 상기 제2 도전막 및 제2 실리콘 질화막은 에치백 공정을 이용하여 순차적으로 제거한다. 상기 제2 도전막을 제거하는 동안 상기 스크라이브 영역에는 도전막으로 이루어진 물질이 노출되지 않아 거의 식각 공정을 발생되지 않는다. 한편, 상기 제2 실리콘 질화막이 제거되는 동안 상기 실리콘 질화물로 이루어진 보호 박막(112)이 함께 제거된다.
여기서, 상기 제2 실리콘 질화막이 제거된 후에도 상기 스크라이브 영역에 얼라인 키 패턴(108) 및 층간 절연막(110) 상에 보호 박막(112)이 잔류하는 경우, 상기 보호 박막(112)을 완전하게 제거하는 것이 바람직하다. 이는 얼라인 키 패턴(108)과 층간 절연막(110) 상에 보호 박막(112)이 잔류하는 경우, 정렬 장비에 의해 얼라인 키 패턴(108)을 검출하기 용이하지 않기 때문이다.
따라서, 상기 보호 박막(112)에 의해 상기 얼라인 키 패턴(108)은 층간 절연막(110)과의 단차를 그대로 유지할 수 있어, 정렬 장비에 의해 용이하게 검출될 수 있어 정렬 불량을 억제할 수 있다.
도 6a 내지 도 11b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 6a 내지 도 11b에서 각 a도는 반도체 장치의 워드 라인 방향(제1 방향)으로 절단한 단면도이고, 각 b도는 비트 라인 방향(제2 방향)으로 절단한 단면도들이다.
도 6a 내지 6b를 참조하면, 칩 영역과 스크라이브 라인을 포함하는 반도체 기판(200)을 마련한다.
상기 반도체 기판(200)의 칩 영역에 소자 분리 패턴(202)을 형성하여 액티브 영역과 필드 영역으로 구분한다. 상기 소자 분리 패턴(202)은 셀로우 트렌치 소자 분리 공정(Shallow Trench Isolation; STI)을 수행함으로써 형성될 수 있다.
이어서, 상기 반도체 기판(200) 상에 게이트 산화막(도시되지 않음), 제1 도전막(도시되지 않음) 및 제1 실리콘 질화막(도시되지 않음)을 형성한다. 상기 게이 트 산화막은 열 산화법에 의해 상기 반도체 기판(200) 상에 얇게 형성되며, 상기 제1 도전막은 이후 게이트 전극으로 기능한다.
계속해서, 상기 제1 실리콘 질화막 및 제1 도전막을 순차적으로 패터닝하여 게이트 전극 패턴 및 제1 하드 마스크 패턴이 적층된 형태의 게이트(204)를 형성한다.
상기 게이트(204)는 상기 제1 방향으로 연장된 라인 형상을 갖는다. 상기 게이트(204)는 워드 라인과 공통으로 사용된다. 또한, 상기 게이트(204)는 반도체 기판(200)의 칩 영역에 형성된다.
상기 게이트(204)의 양측에는 실리콘 질화물로 이루어진 제1 스페이서(206)를 형성한다. 이후, 상기 게이트(204)를 마스크로 이용하여 불순물을 이온 주입함으로서, 상기 게이트(204) 양측의 기판 아래로 소스/드레인으로 제공되기 위한 제1 및 제2 불순물 영역(도시되지 않음)이 형성된다. 상기 제1 불순물 영역은 이후 비트 라인과 접속하고, 상기 제2 불순물 영역은 이후 커패시터의 스토리지 전극과 접속한다.
계속해서, 상기 게이트(204)를 충분히 매립하는 제1 층간 절연막(207)을 형성하고, 사진 식각 공정에 의해 상기 제1 층간 절연막(207)을 부분적으로 식각하여 제1 및 제2 불순물 영역을 각각 노출시키는 셀프 얼라인 콘택홀(self align contact hole, 도시되지 않음)을 형성한다. 상기 제1 층간 절연막(207)은 실리콘 산화물을 사용하여 형성할 수 있다.
여기에서, 상기 제1 층간 절연막(207)은 칩 영역 및 스크라이브 라인에 모두 형성되며, 상기 콘택홀은 칩 영역에만 형성된다.
상기 콘택홀 내에 도핑된 폴리실리콘을 증착한 후 평탄화 공정을 수행하여 상기 제1 및 제2 불순물 영역과 접속하는 제1 및 제2 콘택 패드들(210a, 210b)을 형성한다. 이하에서는, 상기 제1 불순물 영역과 접속하는 콘택 패드를 제1 콘택 패드(210a)라 하고, 상기 제2 불순물 영역과 접속하는 콘택 패드를 제2 콘택 패드(210b)라 한다.
상기 콘택 패드들은 칩 영역에 형성된다. 따라서, 상기 반도체 기판(200)의 칩 영역에는 게이트(204)와 제1 콘택 패드(210a)와 제2 콘택 패드(210b) 및 제1 층간 절연막(207)이 형성되며, 스크라이브 라인에는 제1 층간 절연막(207)이 형성된다.
도 7a 및 7b를 참조하면, 상기 제1 및 제2 콘택 패드(210a, 210b)를 포함하는 제1 층간 절연막(207) 상에 제2 층간 절연막(212))을 형성한다. 상기 제2 층간 절연막(212))은 상기 반도체 기판(200)의 칩 영역 및 스크라이브 라인 상에 형성된다.
이어서, 칩 영역에 형성된 제2 층간 절연막(212))을 부분적으로 식각하여 상기 제1 콘택 패드(210a)를 선택적으로 노출시키는 비트 라인 콘택홀(도시되지 않음)을 형성한다.
상기 칩 영역의 비트 라인 콘택홀 및 제2 층간 절연막(212))과, 상기 스크라이브 영역의 제2 층간 절연막(212)) 상에 베리어 금속막(도시되지 않음)을 형성한다. 상기 베리어 금속막은 티타늄, 티타늄 질화막, 탄탈륨, 탄탈륨 질화막 또는 이 들 중 적어도 두 개의 막이 적층된 막으로 형성한다.
이어서, 상기 베리어 금속막 상에 제2 도전막(도시되지 않음)을 형성한다. 상기 제2 도전막을 텅스텐으로 이루어질 수 있다.
계속해서 상기 제2 도전막 상기 캡핑막(도시되지 않음)을 형성한다. 상기 캡핑막은 이후 제2 도전막을 식각할 때 하드 마스크로서 제공되며, 이후 셀프 얼라인 콘택 형성 공정 시에 제2 도전막을 보호하는 역할도 한다. 때문에 이후 상기 제2 도전막의 패터닝 공정 및 콘택 형성 공정을 완전히 수행할 때까지 상기 캡핑막이 일정 두께 이상으로 남아있도록 충분히 두꺼워야 한다.
상기 캡핑막 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴을 이용하여 상기 캡핑막을 식각하여 캡핑막 패턴(218)으로 형성한다. 이때, 상기 칩 영역에 형성된 캡핑막 패턴(218)이 스크라이브 라인에 형성된 캡핑막 패턴(218)의 선폭보다 작다. 이는 상기 칩 영역에 형성된 캡핑막 패턴(218)은 비트 라인 구조물을 패터닝하기 위한 식각 마스크로 사용되고, 스크라이브 라인에 형성된 캡핑막 패턴(218)은 얼라인 키 패턴을 패터닝하기 위한 식각 마스크로 사용되기 때문이다.
상기 캡핑막 패턴(218)을 식각 마스크로 이용하여 칩 영역 및 스크라이브 라인에 형성된 상기 제2 도전막 및 베리어막을 이방성으로 식각한다.
상기 식각 공정을 통해 상기 칩 영역에는 베리어막 패턴(214), 제2 도전막 패턴(216) 및 캡핑막 패턴(218)으로 이루어지는 비트 라인 구조물(220) 및 비트 라인 콘택이 동시에 형성되고, 스크라이브 라인에는 베리어막 패턴(214), 제2 도전막 패턴(216) 및 캡핑막 패턴(218)으로 이루어지는 얼라인 키 패턴(222)이 형성된다.
여기서, 상기 비트 라인 구조물(220)은 상기 제1 방향과 수직되는 제2 방향으로 연장되는 라인 형상을 갖도록 형성한다. 그리고, 상기 비트 라인 구조물(220)은 상기 비트 라인 콘택을 통하여 제1 콘택 패드(210a)와 연결됨으로서, 상기 제1 불순물 영역과 전기적으로 접속한다.
이어서, 칩 상기 비트 라인 구조물(220) 및 얼라인 키 패턴(222)이 완전하게 매몰되도록 제3 층간 절연막(224)을 형성한다. 상기 제3 층간 절연막(224)은 실리콘 산화물을 화학 기상 증착 방법에 의해 증착시켜 형성할 수 있다. 다음에, 상기 캡핑막 패턴(218)의 상부면이 노출되도록 평탄화한다.
여기에서, 상기 스크라이브 영역에 제3 층간 절연막(224)은 상기 얼라인 키 패턴(222)보다 낮게 형성되어 상기 제3 층간 절연막(224) 및 얼라인 키 패턴(222) 사이에 단차가 발생하는 것이 바람직하다. 이는 정렬 장비에 의해 얼라인 키 패턴(222)을 보다 용이하게 검출하기 위함이다.
도 8a 및 8b를 참조하면, 상기 비트 라인 구조물(220), 얼라인 키 패턴(222) 및 제3 층간 절연막(224) 상에 얼라인 키 패턴(222)을 보호하기 위한 보호 박막(226)을 형성한다.
상기 보호 박막(226)은 이후 스토리지 노드 콘택의 스페이서를 형성하는 동안 상기 얼라인 키 패턴(222) 및 제3 층간 절연막(224) 사이의 단차를 유지시키는 기능을 한다. 이를 위하여, 상기 보호 박막(226)은 이후 스토리지 노드 콘택 스페이서의 두께와 실질적으로 동일한 두께로 형성될 수 있으며, 실리콘 질화물로 이루 어질 수 있다. 이에 대한 설명은 이후에 자세하게 하기로 한다.
도 9a 및 9b를 참조하면, 상기 칩 영역에 형성된 제3 층간 절연막(224) 상에 스토리지 노드 콘택홀을 형성하기 위한 식각 마스크로서 제공되는 제3 하드 마스크 패턴(228)을 형성한다.
여기에서, 상기 제3 하드 마스크 패턴(228)은 제1 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 제3 하드 마스크 패턴(228)은 칩 영역에만 형성된다.
상기 하드 마스크 패턴은 제3 하드 마스크 패턴(228)을 식각하는 조건 및 제3 층간 절연막(224)을 식각하는 조건 하에서 거의 식각이 이루어지지 않는 물질로 형성되는 것이 바람직하다. 그러므로, 상기 제3 하드 마스크 패턴(228)은 폴리실리콘으로 형성되는 것이 바람직하다.
이후, 상기 제3 하드 마스크 패턴(228)을 사용하여 상기 제3 층간 절연막(224)을 부분적으로 이방성 식각함으로써 예비 상부 콘택홀(도시되지 않음)을 형성한다. 이때, 상기 비트 라인 구조물(220) 및 상기 제3 하드 마스크 패턴(228)에 의해 한정되는 상기 제3 층간 절연막(224)만이 제거됨으로서, 콘택홀의 형상을 갖게된다. 상기 예비 상부 콘택홀은 상기 비트 라인 구조물(220)의 캡핑막 패턴(218)의 상부 일부분을 노출하도록 형성된다.
상기 예비 상부 콘택홀을 등방성으로 식각함으로서 상기 예비 상부 콘택홀보다 내부 폭이 넓은 상부 콘택홀(230)을 형성한다. 상기 등방성 식각은 습식 식각 공정을 포함한다.
도 10a 및 10b를 참조하면, 상기 상부 콘택홀(230)이 형성되어 있는 제3 층 간 절연막(224), 캡핑막 패턴(218), 제3 하드 마스크 패턴(228) 및 비트 라인 구조물(220)의 표면 프로파일을 따라 스페이서용 절연막(도시되지 않음)을 형성한다. 상기 스페이서용 절연막은 실리콘 질화물로 형성될 수 있다.
상기 스페이서용 절연막을 식각하여 상기 비트 라인 구조물(220) 상부 측벽에 제2 스페이서(232)를 형성한다. 상기 제2 스페이서(232)를 형성할 시에는 상기 상부 콘택홀(230)에서 상기 하드 마스크 패턴에 의해 가려지는 표면 부위에는 도시된 것과 같이 상기 스페이서용 절연막이 남아 있게 된다.
계속해서, 상기 제3 하드 마스크 패턴(228)에 의해 노출되는 제3 층간 절연막(224)을 식각하고 계속하여 상기 제2 층간 절연막(212))을 이방성으로 식각함으로서 상기 상부 콘택홀(230)과 연통하고 상기 제2 콘택 패드(210b)의 상부면을 노출하는 하부 콘택홀(236)을 형성한다. 상기 하부 콘택홀은 상기 상부 콘택홀(230)에 비해 좁은 내부 폭을 갖는다.
상기 상부 콘택홀(230) 및 하부 콘택홀(234)은 스토리지 전극과 접속되기 위한 스토리지 노드 콘택홀(236)로 제공된다. 상기 스토리지 노드 콘택홀(236)은 셀 영역에만 형성된다.
이어서, 상기 제3 하드 마스크 패턴(228)을 제거한다.
도 11a 및 11b를 참조하면, 상기 스토리지 노드 콘택홀(236) 내에 도전 물질을 매립하고 상기 캡핑막 패턴(218) 및 스페이서용 질화막의 상부면이 노출되도록 상기 도전 물질(도시되지 않음)을 연마한다.
계속해서 노출된 스페이서용 질화막을 에치백 공정으로 제거한다. 이때, 상 기 스크라이브 영역의 얼라인 키 패턴(222) 상부에 형성된 보호 박막(226)도 제거된다. 이는 상기 보호 박막(226)도 상기 스페이서용 질화막과 동일한 물질로 이루어져 있기 때문이다.
여기에서, 상기 보호 박막(226)은 제거됨으로서 상기 얼라인 키 패턴(222)이 상기 제3 층간 절연막(224)보다 높은 상부면을 갖도록 상기 얼라인 키 패턴(222)을 보호하는 기능을 한다.
보다 상세하게 설명하면, 상기 스페이서용 절연막과 얼라인 키 패턴(222) 최상부가 동일한 실리콘 질화물로 이루어져 상기 스페이서용 절연막의 일부가 에치백으로 제거되는 동안 상기 얼라인 키 패턴(222) 최상부가 제거되어 상기 제3 층간 절연막(224)과 동일하거나 낮은 높이를 갖게 된다. 그래서 상기 얼라인 키 패턴(222) 및 제3 층간 절연막(224) 상에 보호 박막(226)을 형성함으로써 상기 얼라인 캐 패턴의 최상부가 제거되어 상기 제3 층간 절연막(224)과 동일하거나 낮은 높이를 갖게되는 것을 방지할 수 있다.
이를 방지하기 위하여 상기 보호 박막(226)은 스페이서용 절연막 및 얼라인 키 패턴(222)의 최상부를 이루는 실리콘 질화물로 이루어진다. 또한, 상기 보호 박막(226)의 두께가 상기 스페이서용 절연막의 두께와 실질적으로 동일하여 상기 스페이서용 절연막의 일부를 제거하는 동안 상기 얼라인 키 패턴(222) 및 제3 층간 절연막(224) 상에 형성된 보호 박막(226)이 모두 제거되어 이후 상기 얼라인 키 패턴(222) 및 제3 층간 절연막(224) 상에 보호 박막(226)이 잔류하는 것을 방지할 수 있다.
상기 도전 물질 및 스페이서용 질화막을 제거함으로서 상기 제3 층간 절연막(224) 내에 스토리지 노드 콘택(238)들이 형성된다.
상기 스토리지 노드 콘택(238)은 상기 제2 스페이서(232)가 형성된 비트 라인 구조물(220)들 사이에 구비되어 상기 제2 콘택 패드(210b)와 전기적으로 접속하고, 하부 보다 상부가 더 넓은 형상을 갖는다.
계속해서, 상기 스토리지 노드 콘택(238)들 상의 소정 영역과 접하는 실린더형의 스토리지 전극들을 형성한다. 상기 스토리지 전극 형성하는 방법을 보다 구체적으로 설명하면, 우선, 스토리지 노드 콘택(238)이 형성되어 있는 제2 층간 절연막(212)) 상에 BPSG, TEOS 또는 이들의 적층된 형태의 몰드막이 형성된다. 상기 몰드막을 형성한 후, 실리콘 질화막 및 포토레지스트 패턴을 순차적으로 형성한다. 이때, 포토레지스트 패턴의 정렬 공정 시 상기 얼라인 키 패턴(222)을 이용하여 수행한다. 상기 포토레지스트 패턴을 식각 마스크로 실리콘 질화막을 식각하여 제4 하드 마스크 패턴을 형성한다. 계속해서, 상기 제4 하드 마스크를 식각 마스크로 사용하여 상기 몰드막을 식각하여 상기 스토리지 노드 콘택(238) 상부면을 노출시키는 개구부를 형성한다. 다음에 상기 개구부의 표면 및 상기 몰드막 표면 상에 도핑된 폴리 실리콘막을 증착하고, 상기 폴리 실리콘막이 증착되어 있는 개구부를 매몰하도록 USG와 같은 물질로서 희생막을 형성한다. 이어서, 상기 몰드막 상에 형성되어 있는 폴리실리콘막이 제거되어 각 노드가 분리되도록 화학 기계적 연마 공정을 수행한다. 상기 희생막 및 몰드막을 등방성 식각 공정으로 제거하여 상기 실린더형의 스토리지 전극이 형성된다. 여기에서, 상기 스토리지 전극과 접속하는 스토 리지 노드 콘택(238)의 상부면이 넓어져 있어, 상기 스토리지 전극의 위치에 대한 한정을 최소화할 수 있다.
이어서, 도시되지는 않았으나, 상기 스토리지 전극 내부면 및 외부면에 유전막을 증착한다. 계속해서 상기 유전막 상에 플레이트 전극을 형성하여, 스토리지 전극, 유전막 및 플레이트 전극을 포함하는 커패시터가 형성된다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 포토레지스트 패턴 정렬을 위한 얼라인 키 패턴을 보호 박막에 의해 보호함으로써 후속 공정을 수행하는 동안 상기 얼라인 키 패턴과 층간 절연막 사이의 단차를 유지할 수 있다.
따라서, 정렬 장비가 상기 얼라인 키 패턴을 보다 용이하게 검출할 수 있어, 정렬 불량을 미연에 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 칩 영역(chip area) 및 스크라이브 라인(scribe lane)을 포함하는 기판을 마련하는 단계;
    상기 기판의 스크라이브 라인 상에 얼라인 키 패턴들(align key patterns)을 형성하는 단계;
    상기 얼라인 키 패턴들들 사이의 갭(gap)을 메우는 층간 절연막을 형성하는 단계;
    상기 얼라인 키 패턴들 및 층간 절연막 상에 상기 얼라인 키 패턴들을 보호하기 위한 보호 박막을 형성하는 단계; 및
    상기 칩 영역의 기판 상에 회로 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 칩 영역에 하부 패턴 및 하부 층간 절연막을 형성하는 단계를 더 포함하고, 상기 얼라인 키 패턴은 상기 하부 패턴 및 하부 층간 절연막을 형성하는 동안 함께 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 칩 영역 및 스크라이브 라인을 포함하는 기판 상에, 내부에 콘택 패드들을 포함하는 제1 층간 절연막을 형성하는 단계;
    상기 칩 영역에 일 방향으로 연장되며 제1 도전막 및 실리콘 질화막을 포함 하는 비트 라인 구조물들을 형성하고, 동시에, 상기 스크라이브 라인에 상기 제1 도전막 및 실리콘 질화막을 포함하는 얼라인 키 패턴을 형성하는 단계;
    상기 비트 라인 구조물들 및 얼라인 키 패턴들 사이 갭을 메우도록 상기 기판 상에 층간 절연막을 형성하는 단계;
    상기 비트 라인 구조물들, 얼라인 키 패턴들 및 층간 절연막 상에 상기 얼라인 키 패턴들을 보호하기 위하여 실리콘 질화물로 이루어진 보호 박막을 형성하는 단계; 및
    상기 칩 영역의 비트 라인 구조물 사이에 제2 도전막 및 스페이서를 포함하는 스토리지 노드 콘택을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  4. 제3항에 있어서, 상기 스토리지 노드 콘택을 형성하는 단계는,
    상기 비트 라인 구조물 사이에 형성된 층간 절연막의 상부 일부를 제거하여 상부 콘택홀을 형성하는 단계;
    상기 층간 절연막 상부 및 상부 콘택홀 내벽을 따라 연속적으로 스페이서용 캡핑막을 형성하는 단계;
    상기 상부 콘택홀의 저면의 캡핑막의 일부와 상기 상부 콘택홀 하부에 형성된 층간 절연막을 부분적으로 제거하여, 상기 상부 콘택홀과 연통되며 상기 상부 콘택홀보다 좁은 폭을 갖는 상기 하부 콘택홀을 형성하는 단계;
    상기 상부 콘택홀 및 하부 콘택홀을 완전하게 메우도록 상기 층간 절연막 상에 제2 도전막을 형성하는 단계; 및
    상기 층간 절연막의 상부면이 노출되도록 상기 층간 절연막 상에 형성된 제2 도전막 및 제2 실리콘 질화막을 순차적으로 제거하여 내측 상부에 스페이서를 포함하는 스토리지 노드 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제2 도전막 및 제2 실리콘 질화막을 제거하는 단계에서, 상기 층간 절연막 상에 형성된 제2 실리콘 질화막을 제거하는 동안 상기 얼라인 키 패턴 상에 형성된 보호 박막이 제거되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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