KR20070108944A - 전원 전압을 초과하는 입력을 샘플링할 수 있는부트스트래핑 회로 - Google Patents

전원 전압을 초과하는 입력을 샘플링할 수 있는부트스트래핑 회로 Download PDF

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Abstract

전원 전압을 초과하는 입력을 샘플링할 수 있는 부트스트래핑 회로는, 입력 노드와 출력 노드 사이에 접속된 부트스트래핑된 스위치(MN20); 부트스트래핑된 스위치의 제어 노드에 접속된 제1 단자를 갖는 제1 트랜지스터(MP13); 제1 트랜지스터의 제2 단자에 접속된 제1 단자를 갖는 클록 부트스트래핑된 커패시터(C13); 제1 트랜지스터의 제1 단자와 전원 노드 사이에 접속되며 제1 클록 신호 노드에 접속된 제어 노드를 갖는 제2 트랜지스터(MN27); 제1 트랜지스터의 제2 단자와 전원 노드 사이에 접속된 제3 트랜지스터(MN26); 제3 트랜지스터의 제어 노드에 접속된 제1 출력을 갖는 전하 펌프; 클록 부트스트래핑된 커패시터의 제2 단자에 접속된 제1 출력을 갖는 레벨 시프터; 전원 노드와 제1 트랜지스터의 제어 노드 사이에 접속되며 전하 펌프의 제2 출력에 접속된 제어 노드를 갖는 제4 트랜지스터(MN25); 레벨 시프터의 제2 출력과 제1 트랜지스터의 제어 노드 사이에 접속된 커패시터; 및 부트스트래핑된 스위치의 제어 노드와 공통 노드 사이에 접속된 제5 트랜지스터(MN28)를 포함한다.
트랜지스터, 부트스트래핑, 스위치, 제어 노드, 클록 신호

Description

전원 전압을 초과하는 입력을 샘플링할 수 있는 부트스트래핑 회로{BOOTSTRAPPING CIRCUIT CAPABLE OF SAMPLING INPUTS BEYOND SUPPLY VOLTAGE}
본 발명은 전자 회로에 관한 것으로, 더욱 상세하게는, 전원 전압을 초과하는 입력을 샘플링할 수 있는 부트스트래핑 회로에 관한 것이다.
고집적 전력 관리 애플리케이션은 종종 전원 전압의 크기를 초과하는 전압 량을 측정할 수 있는 능력을 필요로 한다. 그 주된 이유는, 전지 전압을 훨씬 초과할 수 있는 주위 환경으로부터 전압량을 샘플링하고 측정할 수 있는 능력을 계속 유지하면서, 가능한 한 최저 전원 전압으로 전력 관리 IC를 실행함으로써 효율을 최대화하려는 기본적인 요구가 있기 때문이다.
최근 고집적 전력 관리 애플리케이션에 있어서, 일반적으로, 저전력 축차 비교 레지스터(successive approximation register; SAR) 아날로그 디지털 변환기(analog-to-digital converter; ADC)는 온칩(on-chip) 및 오프칩(off-chip) 전압량을 감시하기 위해 존재한다. 이러한 요구는 전원값보다 큰 전압 입력을 샘플링하기 위해 온칩 ADC 범위를 확장하는 데에서 종종 일어난다. ADC는 전원 전압 범위를 초과하는 입력을 샘플링할 수 있는 능력을 계속 유지하면서, 가능한 한 최저 전지 전압으로 실행될 필요가 있다.
도 1에는 ADC 애플리케이션에서 가장 널리 이용되는 종래 부트스트랩 회로가 도시되어 있다. 도 1의 회로는 트랜지스터 MN1 내지 MN10, MP1 및 MP2; 인버터 INV; 커패시터 C1, C2 및 C3; 입력 노드 IN; 출력 노드 OUT; 클록 신호 노드 PHI 및 PHIZ; 및 소스 전압 Vdd를 포함한다. 단자 OUT에 접속된 NMOS 트랜지스터 MN1은 부트스트래핑된 스위치이다. 샘플링 커패시터(도시 생략)는 단자 OUT와 접지 간에 접속된다. 이 회로는 ADC의 프론트 엔드에서 트랙 및 유지 회로의 대역폭을 증가시키기 위해, 파이프라인형 ADC에서 널리 이용된다. 대부분의 파이프라인형 ADC는 통상 칩의 전원 범위와 잘 맞는 비교적 작은 완전 차동 범위를 갖는다. 그 결과, 도 1에 도시된 종래 스위치는 상술한 작업을 잘 수행할 것이다.
도 1의 회로는 다음과 같이 동작한다. 우선, 트랜지스터 MN8, MN9, 커패시터 C1 및 C2, 및 인버터 INV로 구성되는 전하 펌프를 고려하자. 이 전하 펌프는 다음과 같이 동작한다. 초기에, 커패시터 C1 및 C2 양단의 전압을 0으로 가정하면, 클록 신호 PHIZ가 하이로 올라갈 때, 커패시터 C1의 상부 플레이트는 전원 전압 VDD로 진행하고, 이 상태에 있는 동안 커패시터 C2 및 C3의 하부 플레이트가 접지 상태에 있으므로, 이들 커패시터는 자신의 상부 플레이트가 VDD-VTN(여기서, VTN은 NMOS 트랜지스터 MN9 및 MN10에 대한 임계 전압임)에 도달할 때까지 충전된다. 클록 신호 PHIZ가 로우로 내려갈 때, 커패시터 C2의 상부 플레이트는 전압 VDD보다 충분히 높게(또는 정확하게는 2VDD-VTN) 푸시되어, 스위치 MN8을 통해 커패시터 C1을 VDD까지 완전히 충전한다. PHIZ가 다시 하이로 올라가는 다음 단계에서는, 커패시터 C1이 VDD까지 충전되기 때문에, 커패시터 C1의 상부 플레이트는 2VDD(VDD의 2배)로 푸시될 것이고, 커패시터 C2 및 C3은 VDD로 완전히 충전될 것이다. 정상 상태에서, 커패시터 C1, C2 및 C3은 VDD로 충전될 것이고, 커패시터 C1 및 C2의 상부 플레이트 상의 전압은 VDD와 2VDD 사이에서 변할 것이다. 통상의 부트스트래핑된 스위치는 적어도 하나의 클록 주기 후에 자신의 정상 상태에 도달한다.
모든 커패시터가 VDD로 충전된다고 가정하면, 부트스트래핑된 스위치는 다음과 같이 동작한다: PHIZ가 하이로 올라갈 때, 커패시터 C1의 하부 플레이트가 접지 상태로 되며 스위치 MN10이 온 상태로 되므로, 커패시터 C3은 VDD로 충전된다; 또한, 스위치 MP2가 온 상태로 되어, 트랜지스터 MP1의 게이트를 VDD로 구동하므로, 트랜지스터 MP1은 오프 상태로 되고, 결국 트랜지스터 MN6은 온 상태로 되며 메인 스위치 MN1의 게이트 단자를 접지시킨다. 자신의 게이트 단자가 접지되기 때문에, 트랜지스터 MN3, MN2 및 MN1은 오프 상태로 된다. 이러한 단계 동안에, 스위치 MN1은 입력 노드 IN을 출력 노드 OUT로부터 분리하고, 커패시터 C3을 VDD로 충전한다. PHIZ가 로우로 내려갈 때, 트랜지스터 MN6이 오프 상태로 되기 때문에, MN1의 게이트 단자는 하이 임피던스 상태로 된다. 초기에는, 커패시터 C3의 하부 플레이트가 부동 상태에 있지만, 스위치 MN4가 트랜지스터 MP1의 게이트와 소스 단자 사이에 커패시터 C3을 접속한다는 점 때문에, 이 트랜지스터는 즉시 턴 온되고, 커패시터 C3에 저장된 전하는 메인 스위치 MN1의 게이트 단자로 흐르기 시작한다. 스위치 MN1의 게이트 전압이 상승하는 동안, 트랜지스터 MN2는 턴 온되며, 커패시터 C3의 하부 플레이트를 입력 전압 VIN에 가깝게 만들어서, 커패시터 C3의 상부 플레 이트를 전압 VDD+VIN으로 푸시한다. 그 결과, 이러한 전압이 트랜지스터 MN1의 게이트에 나타나므로, 트랜지스터 MN1이 완전히 턴 온되어, 입력 단자 IN을 출력 단자 OUT에 접속시킨다. 트랜지스터 MN2는 완전히 턴 온되어, 입력 단자 IN을 하부 단자 커패시터 C3에 접속시키고, 트랜지스터 MN3은 완전히 턴 온되어, 트랜지스터 MP1의 게이트를 입력 전압 레벨로 구동시킨다. 이들 모든 4개의 스위치 MN1, MN2, MN3 및 MP1의 게이트 소스 간 전압은 모두 VDD와 같다. 장치 신뢰성과 관련한 중요 사항은 다음과 같다: MP1의 게이트 단자를 접지로 풀링함으로써 부트스트래핑된 스위치를 턴 온할 수 있더라도, 입력 신호가 VDD와 같으면, 트랜지스터 MP1의 게이트와 소스 간의 전압차는 2VDD로 될 것이다. 이러한 이유로, 부트스트래핑된 스위치 MN1이 턴 온되는 단계 동안에는, 트랜지스터 MP1의 게이트 전압이 스위치 MN3을 통한 입력 신호로 되므로, 트랜지스터 MP1의 게이트 소스 간 전압이 VDD 내에 한정됨으로써, 신뢰성이 향상된다. 이러한 스위치의 주요 과제는 MP1 단자 양단에 나타나는 최대 전압을 제한함으로써 MP1을 보호하는 방식을 설계하는 것이다.
도 1에 도시된 종래 스위치는, 입력 신호 레벨이 전원 범위 내에 있는 경우에는 잘 실행되더라도, 입력 신호가 전원 전압을 초과하는 경우에는 사용할 수 없다. 그 이유는 다음과 같다: 스위치가 턴 온될 때, 입력 전압이 트랜지스터 MP1의 게이트에서 나타나기 때문이다. 상술한 바와 같이, 트랜지스터 MP1의 게이트 소스 간 전압을 VDD로 제한하기 위해서는, 트랜지스터 MP1의 게이트에 입력 전압이 나타나는 것이 필요하다. 스위치 MP2가 PMOS 트랜지스터이므로, (입력 신호가 VDD보다 크기 때문에) 그 드레인 전압이 전원 전압을 초과하는 경우, 스위치 MP2의 기생 드 레인 기판 간 다이오드는 순방향 바이어스될 것이므로, 트랜지스터 MN2 및 MN3, 및 트랜지스터 MP2의 기생 바디 다이오드로 구성된 경로를 통해 엄청난 전류 흐름을 생성할 것이다. 이 전류 경로로 인해, 입력 신호 레벨이 전원 전압을 초과하는 애플리케이션의 경우에는, 종래 부트스트래핑된 스위치를 사용할 수 없게 된다. 도 2에 도시된 바와 같이, 이때 활성화되는 바디 다이오드는 트랜지스터 MP2의 드레인 D와 트랜지스터 MP2의 벌크 B 간의 다이오드를 말한다. 도 2에 도시된 트랜지스터 MP2의 단면은 p형 영역 p; n형 영역 n; 드레인 D; 게이트 G; 소스 S; 및 벌크 B를 포함한다.
전원 전압을 초과하는 입력을 샘플링할 수 있는 부트스트래핑 회로는, 입력 노드와 출력 노드 사이에 접속된 부트스트래핑된 스위치; 부트스트래핑된 스위치의 제어 노드에 접속된 제1 단자를 갖는 제1 트랜지스터; 제1 트랜지스터의 제2 단자에 접속된 제1 단자를 갖는 클록 부트스트래핑된 커패시터; 제1 트랜지스터의 제1 단자와 전원 노드 사이에 접속되며 제1 클록 신호 노드에 접속된 제어 노드를 갖는 제2 트랜지스터; 제1 트랜지스터의 제2 단자와 전원 노드 사이에 접속된 제3 트랜지스터; 제3 트랜지스터의 제어 노드에 접속된 제1 출력을 갖는 전하 펌프; 클록 부트스트래핑된 커패시터의 제2 단자에 접속된 제1 출력을 갖는 레벨 시프터; 전원 노드와 제1 트랜지스터의 제어 노드 사이에 접속되며 전하 펌프의 제2 출력에 접속된 제어 노드를 갖는 제4 트랜지스터; 레벨 시프터의 제2 출력과 제1 트랜지스터의 제어 노드 사이에 접속된 커패시터; 및 부트스트래핑된 스위치의 제어 노드와 공통 노드 사이에 접속된 제5 트랜지스터를 포함한다.
도 1은 종래 부트스트랩 회로의 회로도.
도 2는 도 1에 도시된 트랜지스터의 단면도.
도 3은 본 발명에 따른 바람직한 실시예의 부트스트래핑 회로의 회로도.
본 발명에 따른 부트스트래핑 회로는 전력 소비 부담을 최소로 하면서 칩 전원 전압보다 큰 입력 신호의 정확한 샘플링을 가능하게 한다. 부트스트래핑된 스위치는 전력 소비를 최소화하면서, 전원 전압을 초과하는 저전력 SAR ADC의 범위를 확장하는 것을 가능케 하여 큰 동적 범위를 가능하게 한다. 이는 다중 채널 SAR ADC를 이용하여 전원 전압을 훨씬 초과할 수 있는 오프칩 전압량을 측정하는 고집적 전력 관리 애플리케이션에서 매우 유용하다. 종래 부트스트래핑된 스위치를 이용하여 전원 전압보다 큰 전압 입력을 샘플링하는 경우에는, 입력이 전원을 초과할 때 순방향 바이어스되는 기생 바디 다이오드 때문에 엄청난 전력 손실을 입을 수 있다. 본 발명의 접근법은 제조 비용면에서 효과적이고, 표준 부트스트래핑 스위치보다 많은 응력을 장치들에 유발하지는 않는다.
본 발명에 따르면, 스위치가 입력 전압이 전원 전압을 초과할 때 턴 온되는 기생 바디 다이오드로 인해 손실을 입지 않으며 정적 전력을 소비하지도 않기 때문에, 전력 소비가 최소화된다. 종래 부트스트랩 스위치는 드레인 벌크 간 바디 다이오드 접합을 통한 엄청난 전류로 인해 손실을 입으므로, 전원 전압을 초과하는 입력 신호를 샘플링하는데 사용할 수 없게 된다.
본 발명에 따른 부트스트래핑된 스위치는, 스위치를 동작 가능한 상태로 유지하는데 정적 전류를 필요로 하지 않기 때문에, 전력 소비가 최소인 상태로 동작한다. 또한, 전원 전압보다 큰 전압을 포함하는 전체 입력 전압 범위에 대해서는, 스위치 내의 모든 바디 다이오드 접합이 역방향 바이어스된다. 전원 전압보다 큰 입력 신호를 공급하는 경우, (예를 들어, 파이프라인형 ADC에서 이용되는 타입의) 종래 부트스트래핑된 스위치는 순방향 바이어스된 바디 다이오드 접합으로 인해 손실을 입게 될 것이다.
도 3은 본 발명에 따른 바람직한 실시예의 부트스트래핑된 스위치를 도시한다. 도 3의 회로는 NMOS 트랜지스터 MN20 내지 MN30; PMOS 트랜지스터 MP11, MP12 및 MP13; 커패시터 C11 내지 C14; 전원 노드 Vdd; 입력 노드 IN; 클록 신호 PHI 및 PHIZ; 및 출력 노드 OUT를 포함한다. 부트스트래핑된 스위치는 출력 노드 OUT에 접속되는 NMOS 트랜지스터 MN20이다. 클록 신호 PHIZ는 클록 신호 PHI가 반전된 신호이다. 커패시터 C13는 클록 부트스트래핑된 커패시터이다. 트랜지스터 MN23 및 MN24, 및 커패시터 C11 및 C12는 전하 펌프를 구성한다.
트랜지스터 MP11, MP12, MN21, MN22, MN29 및 MN30은 간단한 레벨 시프터를 구성한다. 이 레벨 시프터는 상이한 전원 레벨을 갖는 디지털 블록에 논리 신호를 전달하는 것이 필요한 디지털 설계 시 이용된다. 차동 논리 신호 PHI 및 PHIZ가 트랜지스터 MN30 및 MN29에 인가될 때, PMOS 트랜지스터 MP11 및 MP12에 의해 생성된 양의 피드백으로 인해, 노드 N2 또는 N3 중 한쪽이 접지 상태로 되고, 다른 쪽 이 입력 전압 레벨 Vin으로 된다. 입력 신호가 매우 낮은 경우(트랜지스터 MP11 및 MP12의 임계 전압에 가깝거나 같은 경우)에는, 이러한 행동을 보장하기 위해, 트랜지스터 MN21 및 MN22를 이용한다. 입력 신호가 낮은 경우에는, 트랜지스터 MP11 및 MP12에 대한 게이트 오버드라이브가 충분하지 않아서 레벨 시프터의 상태를 전환할 수 없다. 이 경우에는, 클록 신호에 의해 구동되는 트랜지스터 MN21 또는 MN22가 스위치로서 기능을 해서, 적당한 출력 노드를 입력 전압으로 구동시킬 것이다. 준안정 상태를 방지하기 위해서는, 트랜지스터 MP11 및 MP12보다 훨씬 더 강하게 트랜지스터 MN29 및 MN30을 설계해야 한다. 이 레벨 시프터는, 노드 N2 및 N3이 교번 위상 시 접지와 Vin 사이에서 변하도록 동작한다.
스위치는 단지 1 클록 사이클이 경과한 후에 자신의 정상 상태 동작에 도달할 것이고, 또한, 이 1 클록 사이클은 종래 스위치가 자신의 정상 상태에 도달하는데 걸리는 사이클과 같은 양이다. 제1 클록 사이클이 경과한 후에, 커패시터 C11, C12, C13 및 C14가 전원 전압 VDD의 초기 상태를 갖는 것으로 가정할 수 있다.
도 3의 회로 동작의 설명은 클록 PHI가 낮은 상술한 초기 상태에서 시작한다. 클록 신호 PHI가 로우에서 하이로 전이하기 바로 전에, 회로 내의 모든 장치와 모든 노드의 상태를 식별할 필요가 있다. 또한, 클록 신호 PHI가 하이에서 로우로 진행하기 바로 전에도, 회로 내의 모든 장치와 모든 노드의 상태 식별이 행해져야 한다. 아래 요약은 이들 2가지 경우 중 각각의 경우에서 회로 상태를 기록한 것이다.
신호 PHI가 로우일 때:
트랜지스터 MN29는 턴 온될 것이고, 트랜지스터 MN30은 턴 오프될 것이다.
커패시터 C13의 하부 플레이트는 접지될 것이다.
커패시터 C11의 하부 플레이트가 전압 VDD에 있을 것이므로, 노드 N5는 전원 전압 VDD의 2배로 푸시될 것이다.
따라서, 트랜지스터 MN26이 턴 온되어, 노드 N7에 있는 커패시터 C13의 상부 플레이트를 전압 VDD로 충전할 것이다.
노드 N4는 전압 VDD에 있을 것이며, 커패시터 C12의 하부 플레이트는 접지될 것이다.
트랜지스터 MN27이 오프되고, 트랜지스터 MN24가 온되며, 트랜지스터 MN23이 오프된다.
트랜지스터 MN28이 온되어, 부트스트래핑된 NMOS 스위치 MN20을 접지시킨다.
노드 N5가 전압 VDD의 2배로 푸시되기 때문에, 커패시터 C12의 상부 플레이트는 전압 VDD로 충전 중일 것이다.
커패시터 C14의 하부 플레이트가 전압 VIN으로 푸시되기 때문에, 노드 N6은 전압 VDD + VIN으로 푸시된다.
노드 N6(트랜지스터 MN25의 드레인)이 자신의 소스와 벌크보다 높은 전압에 있기 때문에, 트랜지스터 MN25는 오프로 될 것이고, 어떤 바디 다이오드도 턴 온되지 않을 것이다.
트랜지스터 MP13은 자신의 소스(노드 N7)가 전압 VDD에 있는 동안에, 자신의 게이트(노드 N6)가 전압 VDD + VIN에 있기 때문에 오프로 된다(트랜지스터 MP13은 입력 전압 VIN보다 작은 게이트 소스 간 전압(Vgs) 브레이크다운 전압을 가져야 함). 또한, 트랜지스터 MP13의 드레인이 제로에 있기 때문에, 어떤 바디 다이오드도 턴 온되지 않을 것이다.
입력 전압 VIN이 로우인 경우, 트랜지스터 MN21은 트랜지스터 MP11의 기능을 수행할 것이고, 커패시터 C14의 하부 플레이트를 입력 전압 VIN으로 충전할 것이다.
PHI가 하이인 경우,
트랜지스터 MN30은 턴 온될 것이고, 트랜지스터 MN29는 턴 오프될 것이다.
그 결과, 커패시터 C13의 하부 플레이트는 입력 전압 VIN으로 푸시될 것이다.
커패시터 C12의 하부 플레이트가 전압 VDD로 푸시될 것이기 때문에, 노드 N4는 전원 전압 VDD의 2배로 푸시될 것이다.
노드 N5는 전압 VDD에 있을 것이고, 커패시터 C11의 하부 플레이트는 접지될 것이다.
트랜지스터 MN23은 온으로 될 것이고, 트랜지스터 MN24는 오프로 될 것이다.
트랜지스터 MN25는 온으로 될 것이고, 커패시터 C14의 상부 플레이트는 전압 VDD로 충전될 것이다.
트랜지스터 MN28이 오프이므로, 부트스트래핑된 스위치(노드 N1)를 구동하는 노드가 해제될 것이다.
커패시터 C13의 하부 플레이트가 전압 VIN으로 푸시되기 때문에, 노드 N7은 전압 VDD + VIN으로 푸시될 것이다.
노드 N7(트랜지스터 MN26의 드레인)이 자신의 소스와 벌크보다 높은 전압에 있기 때문에, 트랜지스터 MN26은 오프로 되며, 어떤 바디 다이오드도 턴 온되지 않을 것이다.
트랜지스터 MN27은 노드 N1을 전압 VDD - Vtn(여기서, Vtn은 NMOS 트랜지스터 임계 전압임)으로 충전하기를 원할 것이다. 노드 N1이 전압 VDD - Vtn에 도달할 때까지, 트랜지스터 MN27은 온 상태이지만 다른 방향(즉, 소스에서 드레인 방향)으로만 전도할 것이다.
트랜지스터 MP13의 게이트(노드 N6)가 전압 VDD에 있지만, 그 소스(노드 N7)는 전압 VDD + VIN에 있기 때문에, 트랜지스터 MP13은 온으로 된다. 따라서, MP13의 전압 Vgs는 전압 VIN과 같다. 이로 인해, 노드 N1이 트랜지스터 MP13의 임계 전압 Vt보다 큰 모든 입력 전압 VIN 값에 대해 전압 VDD + VIN에 있는 노드 N7에 단락될 것이다.
노드 N1이 전압 VDD보다 큰 전압으로 되는 경우(즉, 트랜지스터 MP13이 온으로 되는 경우), 트랜지스터 MN27은 턴 오프되며 어떤 바디 다이오드도 턴 온되지 않을 것이다.
전압 VDD - (VDD + VIN) = VIN과 같은 트랜지스터 MP13 상의 Vgs가 트랜지스터 MP13을 턴 온하기에 충분하지 않은(전압 VIN의 낮은 값인) 경우, 트랜지스터 MN27은 노드 N1을 전압 VDD - Vt로 계속 충전할 것이다.
상기 설명으로부터, 부트스트래핑된 스위치의 Vgs는 전압 VDD - 2Vt(여기서, 2Vt는 임계 전압의 2배임)와 적어도 같아질 것임을 알 수 있다. 이러한 상태는, 입력 전압 VIN이 트랜지스터 MP13의 임계 전압 Vt보다 약간 작은 경우에 발생한다. 최악의 경우, 부트스트래핑된 스위치의 게이트 전압이 전압 VDD - Vt에 있고 전압 VIN이 Vt에 있기 때문에, 최악의 경우 Vgs는 적어도 전압 VDD - 2Vt로 된다. 이 전압은 신호 PHI이 하이일 때에 부트스트래핑된 스위치를 턴 온할 수 있는 전압 이상일 것이다. VIN 값이 트랜지스터 MP13의 Vt보다 큰 경우, 부트스트래핑된 스위치는 항상 전압 VDD에 있을 것이다. 또한, 회로에서 용량성 노드의 충전 및 방전뿐만 아니라 스위치가 상태를 변경할 때에 이 스위치 내의 에너지 손실은 전류를 통해 일어나는 것에 국한된다는 것과, 전체 입력 전압 VIN에 대해 어떤 바디 다이오드도 활성화되지 않는다는 것을 알 수 있다.
도 3의 회로는 전력 손실을 최소로 하면서 전원보다 높은 입력 전압에서 스위칭할 수 있는 강건한 스위치이다. 또한, 본 발명의 회로는 신뢰성 있으며, 통상의 부트스트랩 회로의 응력 조건보다 장치의 게이트 산화물 상에 열악한 응력 조건을 과하지는 않는다.
이상, 예시적인 실시예를 참조하여 본 발명을 설명하였지만, 본 설명은 제한적인 의미로서 해석되지 않아야 한다. 당업자가 상기 설명을 참조하면, 본 발명의 예시적인 실시예의 다양한 변경 및 조합뿐만 아니라, 본 발명의 기타 실시예도 명확히 알 수 있다. 따라서, 청구된 발명은 임의의 그러한 변경 또는 실시예를 포함하는 것으로 의도된다.

Claims (12)

  1. 전원 전압을 초과하는 입력을 샘플링할 수 있는 부트스트래핑 회로로서,
    입력 노드와 출력 노드 사이에 접속된 부트스트래핑된 스위치;
    상기 부트스트래핑된 스위치의 제어 노드에 접속된 제1 단자를 갖는 제1 트랜지스터;
    상기 제1 트랜지스터의 제2 단자에 접속된 제1 단자를 갖는 제1 커패시터;
    상기 제1 트랜지스터의 상기 제1 단자와 전원 노드 사이에 접속되며, 제1 클록 신호 노드에 접속된 제어 노드를 갖는 제2 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 단자와 상기 전원 노드 사이에 접속된 제3 트랜지스터;
    상기 제3 트랜지스터의 제어 노드에 접속된 제1 출력을 갖는 전하 펌프; 및
    상기 제1 커패시터의 제2 단자에 접속된 제1 출력을 갖는 레벨 시프터를 포함하는 부트스트래핑 회로.
  2. 제1항에 있어서, 상기 전원 노드와 상기 제1 트랜지스터의 제어 노드 사이에 접속되며, 상기 전하 펌프의 제2 출력에 접속된 제어 노드를 갖는 제4 트랜지스터를 더 포함하는 부트스트래핑 회로.
  3. 제1항 또는 제2항에 있어서, 상기 레벨 시프터의 제2 출력과 상기 제1 트랜 지스터의 제어 노드 사이에 접속된 제2 커패시터를 더 포함하는 부트스트래핑 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 부트스트래핑된 스위치의 상기 제어 노드와 공통 노드 사이에 접속된 제5 트랜지스터를 더 포함하는 부트스트래핑 회로.
  5. 제1항에 있어서, 상기 레벨 시프터는,
    상기 입력 노드와 상기 제1 커패시터의 상기 제2 단자 사이에 접속된 제1 레벨 시프터 트랜지스터; 및
    상기 입력 노드에 접속되며 상기 제1 레벨 시프터 트랜지스터와 교차 연결된 제2 레벨 시프터 트랜지스터를 포함하는 부트스트래핑 회로.
  6. 제5항에 있어서, 상기 레벨 시프터는,
    상기 제1 레벨 시프터 트랜지스터와 공통 노드 사이에 접속되며 제2 클록 신호 노드에 접속된 제어 노드를 갖는 제3 레벨 시프터 트랜지스터; 및
    상기 제2 레벨 시프터 트랜지스터와 상기 공통 노드 사이에 접속되며, 상기 제1 클록 신호 노드에 접속된 제어 노드를 갖는 제4 레벨 시프터 트랜지스터를 더 포함하는 부트스트래핑 회로.
  7. 제5항 또는 제6항에 있어서, 상기 레벨 시프터는,
    상기 제1 레벨 시프터 트랜지스터와 병렬 접속되며 상기 제1 클록 신호 노드에 접속된 제어 노드를 갖는 제5 레벨 시프터 트랜지스터; 및
    상기 제2 레벨 시프터 트랜지스터와 병렬 접속되며 제2 클록 신호 노드에 접속된 제어 노드를 갖는 제6 레벨 시프터 트랜지스터를 더 포함하는 부트스트래핑 회로.
  8. 제5항 또는 제6항에 있어서, 상기 제2 레벨 시프터 트랜지스터와 상기 제1 트랜지스터의 제어 노드 사이에 접속된 제2 커패시터를 더 포함하는 부트스트래핑 회로.
  9. 제8항에 있어서, 상기 전원 노드와 상기 제1 트랜지스터의 상기 제어 노드 사이에 접속된 제4 트랜지스터를 더 포함하는 부트스트래핑 회로.
  10. 제7항에 있어서, 상기 제1 및 제2 레벨 시프터 트랜지스터는 PMOS 트랜지스터이고, 상기 제5 및 제6 레벨 시프터 트랜지스터는 NMOS 트랜지스터인 부트스트래핑 회로.
  11. 제1항에 있어서, 상기 부트스트래핑된 스위치는 NMOS 트랜지스터이고, 상기 제1 트랜지스터는 PMOS 트랜지스터이며, 상기 제2 및 제3 트랜지스터는 NMOS 트랜 지스터인 부트스트래핑 회로.
  12. 제1항 또는 제11항에 있어서, 상기 전하 펌프는,
    상기 전원 노드에 접속된 제1 전하 펌프 트랜지스터;
    상기 전원 노드에 접속되며 상기 제1 전하 펌프 트랜지스터와 교차 연결된 제2 전하 펌프 트랜지스터;
    상기 제1 전하 펌프 트랜지스터와 상기 제1 클록 신호 노드 사이에 접속된 제1 전하 펌프 커패시터; 및
    상기 제2 전하 펌프 트랜지스터와 제2 클록 신호 노드 사이에 접속된 제2 전하 펌프 커패시터를 포함하고,
    상기 제3 트랜지스터의 제어 노드는 상기 제1 전하 펌프 트랜지스터의 제어 노드에 접속되는 부트스트래핑 회로.
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