CN101783675B - 可控双输出自举电路 - Google Patents
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Abstract
本发明公开了一种可控双输出自举电路,包括:一个时序控制电路单元,一个基本自举电路单元和一个自举输出电压控制单元。本发明解决了传统自举电路中自举输出电压随时间缓慢下降的问题,自举输出电压的线性度提高20dB;在基本自举电路基础上,通过增加NMOS管NM7、NM8和NM9,PMOS管PM5、PM6、PM7和PM8,有效地实现了自举输出电压的可控双输出。本发明电路可广泛应用于高速高精度模数转换器中的可变增益采样保持电路。
Description
技术领域
本发明涉及一种自举电路,特别涉及一种可控双输出自举电路。它直接应用的领域是高速高精度模数转换器中的可变增益采样保持电路。
背景技术
自举电路广泛应用于模拟集成电路中的高速高精度模数转换器,主要是集成模数转换器的片上采样保持电路中,用于提高采样信号的线性度。
一种典型的自举电路(美国专利,专利号:US 7397284B1,专利名称:Bootstrapped circuit)如图1所示。此电路中时序信号φ为零电平时,电容C3上存储的电荷为C3×VDD;φ为高电平时,由于输出节点处(M9栅极节点)是一个高阻抗节点,没有直流通路,根据电荷守恒原理,M11栅极与源极之间的电压为:C3×VDD/(C3+CP),其中CP是M9栅极节点处的寄生电容之和,因此,此电压近似为常数,与输入信号无关,从而大大减弱了采样开关M11导通电阻与输入信号的相关性,提高了采样信号的线性度。但是,此电路不足之处是:时序信号φ为高电平时,M7的栅极电压为VDD,M7工作在饱和区,通过M7对M7源极与M10漏极节点处的寄生电容充电,自举电路输出电压会随时间线性缓慢下降,进而导致采样开关M11源极电压DOUT随时间缓慢下降。譬如当输入幅度为1V的直流电压时,在20ns时间内,输出电压的幅度下降会达到1mV以上,这对应用于14或16位高速高精度流水线A/D转换器的采样保持电路而言,此现象会导致采样保持电路的输出信号线性度降低10~20dB。
发明内容
本发明所要解决的技术问题在于发明一种可控双输出自举电路,其目的是减小常规自举电路的输出电压幅度随时间缓慢下降的问题,同时实现电路的可控双输出功能,使其可用于可变增益采样保持电路之中。
本发明解决上述技术问题所采取的技术方案在于:一种可控双输出自举电路,含有:
一个时序控制电路单元,其一个输入端CK为CMOS电平时钟信号输入端,另一个输入端MODE为模式选择信号输入端,其输出端φ1、φ2、φ3和φ4为四个CMOS电平钟控信号输出端,此单元为可控双输出自举电路产生四个钟控信号;和
一个基本自举电路单元,其输入端Vin为模拟电压信号输入端,其输出端VO1为自举电压输出端,此单元的功能是产生一个在φ2零电平期间与输入电压Vin之差保持恒定且在φ2高电平期间为零伏的自举输出电压VO1,包括:
NMOS管NM1、NMOS管NM2、NMOS管NM3、NMOS管NM4、NMOS管NM5、NMOS管NM6和PMOS管PM1、PMOS管PM2、PMOS管PM3、PMOS管PM4,其中,PM2的漏极和NM4的源极与输入端Vin连接,NM1的栅极、NM6的栅极和PM2栅极与φ2连接,NM1的源极和NM6的源极与地连接,NM1的漏极与NM2的源极、NM2的漏极、NM3的源极、NM4的漏极、NM5的源极、PM2的源极连接,NM2的栅极与PM1的衬底、PM1的漏极、PM4的衬底、PM4的源极连接,NM3的栅极和PM3的栅极与φ1连接,NM3的漏极与PM3的漏极、PM4的栅极、NM5的漏极连接,PM3的源极与电源VDD连接,输出VO1与NM6的漏极、NM4的栅极、NM5的栅极、PM4的漏极连接;和
一个自举输出电压控制单元,其输入端Vi1和Vi2为电压信号输入端,Vi1和Vi2来自基本自举电路单元,其输出端VO2为自举电压输出端,此单元的功能是控制自举电压输出VO2,包括:
NMOS管NM7、NMOS管NM8、NMOS管NM9和PMOS管PM5、PMOS管PM6、PMOS管PM7、PMOS管PM8,其中,Vi1与NM1漏极、NM2的源极、NM2的漏极、NM3的源极、NM5的源极、PM2的源极、NM4的漏极、NM8的漏极、PM8的源极连接,Vi2与NM2的栅极、PM1的衬底、PM1的漏极、PM4的源极、PM4的衬底、PM5的衬底、PM5的源极、PM6的衬底、PM7的衬底、PM8的衬底连接,NM7的源极与地连接,NM7的栅极与φ3连接,NM7的漏极与输出端VO2、PM5的漏极、PM6的栅极、PM7的栅极连接,PM5的栅极与NM8的源极、PM7的源极、PM8的漏极连接,NM8的栅极和NM9的栅极与φ4连接,NM9的漏极与PM6的源极、PM7的漏极、PM8的栅极连接,NM9的源极与地连接。
所述时序控制电路单元为常规的时序控制电路。
所述自举输出电压VO2是可控的。
所述NMOS管NM2是用作电容,其沟道长度值为10μm±1μm。
有益效果:
本发明的一种可控双输出自举电路由一个时序控制电路单元、一个基本自举电路单元和一个自举输出电压控制单元组成。与常规的自举电路相比,它具有以下特点:
1.本发明电路中的基本自举电路单元中不再有与图1中M7相对应的管子,而是自举输出电压VO1节点直接与NM6的漏极连接。φ2为零电平时,NM6完全截止,输出电压VO1节点处没有泄放电荷路径,VO1建立稳定后基本保持恒定。当输入幅度为1V直流电压,在20ns时间内,建立稳定以后,本发明电路的输出电压VO1幅度下降小于5μV,其线性度提高达20dB。因此,解决了传统自举电路自举输出电压随时间缓慢下降的问题。
2.本发明电路中的自举输出电压控制电路单元由NMOS管NM7、NM8、NM9和PMOS管PM5、PM6、PM7、PM8实现,以实现对自举输出电压VO2的控制。当MODE为零电平时,自举输出电压VO2一直等于0V;当MODE为高电平时,自举输出电压VO2等于自举输出电压VO1。有效地实现了可控双输出功能。
3.本发明电路应用于可变增益采样保持电路后,可使采样保持电路的增益具有可编程的特点,增强了采样保持电路对数据采样的灵活性,也提高了高速高精度模数转换器设计和应用的灵活性。
附图说明
图1是常规自举电路的原理图;
图2是本发明具体实施的可控双输出自举电路的电路图;
图3是本发明电路中的时序控制电路单元的电路图;
图4(a)是本发明电路在MODE为零电平时的时序控制电路单元的输入输出时序示意图;
图4(b)是本发明电路在MODE为高电平时的时序控制电路单元的输入输出时序示意图。
具体实施方式
本发明的具体实施方式不仅限于下面的描述,现结合附图加以进一步说明。
本发明具体实施的可控双输出自举电路的电路图如图2所示。它由一个时序控制电路单元、一个基本自举电路单元和一个自举输出电压控制单元组成,具体结构和连接关系、作用关系与本说明书的发明内容部分相同,此处不再重复。
本发明电路具体实施的时序控制电路单元的电路图如图3所示。输入CMOS电平时钟信号CK与PM31和NM31的栅极连接,CK经过PM31和NM31组成的反相器、PM32和NM32组成的反相器、PM33和NM33组成的反相器后输出φ2;CK经过PM31和NM31组成的反相器、PM32和NM32组成的反相器、PM34和NM34组成的反相器、PM35和NM35组成的反相器后输出φ1;CK经过PM31和NM31组成的反相器、PM32和NM32组成的反相器、PM36、PM37、NM36和NM37组成的与非门后输出φ3;φ3经过PM38和NM38组成的反相器后输出φ4。模式选择信号MODE与与非门中NM36和PM37的栅极连接。
本发明电路在模式选择信号MODE为零电平时的时序控制电路单元的输入输出时序示意图如图4(a)所示,本发明电路在模式选择信号MODE为高电平VDD时的时序控制电路单元的输入输出时序示意图如图4(b)所示。φ1和φ2的相位相反;MODE为零电平时,φ3为高电平,φ4为零电平;MODE为高电平时,φ3与φ2相位相同,φ4与φ1相位相同。输出φ1和φ2的作用是控制基本自举电路单元,输出φ3和φ4的作用是控制自举输出电压控制单元。
基本自举电路单元中NM3和PM3的栅极与φ1连接,NM1、PM2和NM6的栅极与φ2连接,输入模拟信号Vin与NM4的源极和PM2的漏极连接,自举输出VO1与PM4漏极、NM6漏极、NM4和NM5的栅极连接。当φ2为高电平VDD且φ1为零电平时,PM2、PM4、NM3、NM4和NM5截止,NM1、NM6、PM1和PM3导通,NMOS电容NM2的栅级电压为VDD、源极和漏极电压为地,NM2的栅级存储的电荷量是W2×L2×COX×VDD,其中W2是NM2的总宽度,L2是NM2的沟道长度,Cox是MOS管栅极单位面积电容,此时自举电压输出VO1等于零伏;当φ2为零电平且φ1为高电平时,PM2、PM4、NM3、NM4和NM5导通,NM1、NM6、PM1和PM3截止,输入信号Vin通过PM2和NM4传输到NM2的源级和漏级,输出节点VO1处是一个高阻抗节点,NM2栅级所存电荷没有泄放路径,根据电荷守恒原理,自举输出电压VO1与输入Vin的关系为:
式(1)中,CP是自举输出电压VO1节点处寄生电容之和。
自举输出电压控制单元中NM7的栅极与φ3连接,NM8和NM9的栅极与φ4连接,输入电压信号Vi1和Vi2来自于基本自举单元的内部节点,Vi1与NM1漏极、NM2的漏极、NM2的源极、NM3和NM5的源极、NM4和NM8的漏极、PM2和PM8的源极连接,Vi2与NM2的栅极、PM1的漏极、PM1和PM4的衬底、PM4和PM5的源极、PM5和PM6的衬底、PM7和PM8的衬底连接,自举电压输出VO2与NM7和PM5漏极、PM6和PM7的栅极连接。模式选择信号MODE为零电平时:φ4为零电平且φ3为高电平VDD,NM7、PM6和PM7导通,NM8、NM9、PM5和PM8截止,自举输出电压VO2一直等于0V。模式选择信号MODE为高电平时:φ3为高电平且φ4为零电平时,NM7、PM6和PM7导通,NM8、NM9、PM5和PM8截止,输出VO2等于零伏;φ3为零电平且φ4为高电平VDD时,NM7、PM6、PM7截止,NM8、NM9、PM5和PM8导通,模拟输入电压Vin通过NM4、PM2、NM8和PM8传输到PM5的栅极,自举输出电压VO2等于自举输出电压VO1且与输入信号Vin的关系为:
式(2)中,CP是自举输出电压VO1节点处寄生电容之和。
本发明电路中的VDD为3.3V工作电源电压。
本发明电路的制造工艺为常规0.35μm硅栅P衬底N阱CMOS工艺。
本发明中除NMOS电容NM2外,其余MOS管的基本参数为:
沟道长度:0.35μm;
栅氧厚度:7.21~7.71nm。
NMOS管的阈值电压VTHN:0.5~0.7V;
PMOS管的阈值电压VTHP:0.850.65V。
NMOS电容NM2的基本参数:
沟道长度:10μm;
栅极单位面积电容Cox:约为5×10-15F/μm2;
阈值电压VTHN:0.52~0.72V。
Claims (3)
1.一种可控双输出自举电路,其特征在于,它含有:
一个时序控制电路单元,其一个输入端CK为CMOS电平时钟信号输入端,另一个输入端MODE为模式选择信号输入端,其输出端φ1、φ2、φ3和φ4为四个CMOS电平钟控信号输出端,此单元为可控双输出自举电路产生四个钟控信号,φ1和φ2的相位相反,MODE为零电平时,φ3为高电平,φ4为零电平,MODE为高电平时,φ3与φ2相位相同,φ4与φ1相位相同;和
一个基本自举电路单元,其输入端Vin为模拟电压信号输入端,其输出端VO1为自举电压输出端,此单元的功能是产生一个在φ2零电平期间与输入电压Vin之差保持恒定且在φ2高电平期间为零伏的自举输出电压VO1,包括:
NMOS管NM1、NMOS管NM2、NMOS管NM3、NMOS管NM4、NMOS管NM5、NMOS管NM6和PMOS管PM1、PMOS管PM2、PMOS管PM3、PMOS管PM4,其中,PM2的漏极和NM4的源极与输入端Vin连接,NM1的栅极、NM6的栅极和PM2栅极与φ2连接,NM1的源极和NM6的源极与地连接,NM1的漏极与NM2的源极、NM2的漏极、NM3的源极、NM4的漏极、NM5的源极、PM2的源极连接,NM2的栅极与PM1的衬底、PM1的漏极、PM4的衬底、PM4的源极连接,NM3的栅极和PM3的栅极与φ1连接,NM3的漏极与PM3的漏极、PM4的栅极、NM5的漏极连接,PM3的源极与电源VDD连接,输出VO1与NM6的漏极、NM4的栅极、NM5的栅极、PM4的漏极、PM1的栅极连接,PM1的源极与电源VDD连接;和
一个自举输出电压控制单元,其输入端Vi1和Vi2为电压信号输入端,Vi1和Vi2来自基本自举电路单元,其输出端VO2为自举电压输出端,此单元的功能是控制自举电压输出VO2,包括:
NMOS管NM7、NMOS管NM8、NMOS管NM9和PMOS管PM5、PMOS管PM6、PMOS管PM7、PMOS管PM8,其中,Vi1与NM1漏极、NM2的源极、NM2的漏极、NM3的源极、NM5的源极、PM2的源极、NM4的漏极、NM8的漏极、PM8的源极连接,Vi2与NM2的栅极、PM1的衬底、PM1的漏极、PM4的源极、PM4的衬底、PM5的衬底、PM5的源极、PM6的衬底、PM6的漏极、PM7的衬底、PM8的衬底连接,NM7的源极与地连接,NM7的栅极与φ3连接,NM7的漏极与输出端VO2、PM5的漏极、PM6的栅极、PM7的栅极连接,PM5的栅极与NM8的源极、PM7的源极、PM8的漏极连接,NM8的栅极和NM9的栅极与φ4连接,NM9的漏极与PM6的源极、PM7的漏极、PM8的栅极连接,NM9的源极与地连接。
2.根据权利要求1所述的可控双输出自举电路,其特征在于所述自举输出电压VO2是可控的。
3.根据权利要求1所述的可控双输出自举电路,其特征在于所述NMOS管NM2是用作电容,其沟道长度值为10μm±1μm。
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