KR20070104404A

KR20070104404A - 반도체 발광 소자

Info

Publication number: KR20070104404A
Application number: KR1020077018376A
Authority: KR
Inventors: 노리카즈 이토; 카즈아키 츠츠미; 토시오 니시다; 마사유키 소노베; 미츠히코 사카이; 아츠시 야마구치
Original assignee: 로무 가부시키가이샤
Priority date: 2005-02-16
Filing date: 2006-02-15
Publication date: 2007-10-25
Also published as: US20090206357A1; JP2006228855A; CN101120452A; TW200633276A; WO2006088046A1; EP1850401A1

Abstract

질화물 반도체를 이용한 발광 소자에 있어서, 반도체층의 열화를 방지하고, 역방향 전압의 인가나 장시간 동작에 대해서도 반도체층이 파괴되기 어렵고, 또 신뢰성이 뛰어난 질화물 반도체 발광 소자를 제공한다. 기판(1)의 표면에, 질화물 반도체로 이루어지며 제1 도전형층(p형층(5)) 및 제2 도전형층(n형층(3))을 포함하는 반도체 적층부(6)가 형성되고, 그 위에 투광성 도전층(7) 및 p형층(5)에 전기적으로 접속하여 p측 전극(8)이 설치되고, 반도체 적층부(6)의 하층측의 n형층(3)에 전기적으로 접속하여 n측 전극(9)이 설치되어 있다. 이 칩 주위의 반도체 적층부(6)가 에칭에 의해 제거됨으로써, 메사 형상 반도체 적층부(6a)가 형성되고, 그 메사 형상 반도체 적층부(6a)가 평면 형상에서 9O˚이하의 모서리부를 갖지 않으므로, 그 코너부가 곡선으로 되도록 에칭되어 있다.

Description

반도체 발광 소자{SEMICONDUCTOR LIGHT EMITTING ELEMENT}

본 발명은 청색계(자외선에서 황색)의 광을 발광하는데 적합한 질화물 반도체가 이용되는 반도체 발광 소자에 관한 것이다. 보다 상세하게, 칩 면내에서 발광의 균일성을 도모하는 동시에, 정전기나 장시간 동작 등에 대해 파괴되기 어려운 구조의 반도체 발광 소자에 관한 것이다.

예를 들어 청색계의 반도체 발광 소자는 도 4(a)에 그 발광 소자 칩(이하, LED 칩이라 함)의 일례의 개략 단면도가 나타내는 바와 같이, 사파이어(sapphire)로 이루어지는 절연성의 기판상에 질화물 반도체층이 적층되어 형성된다. 즉, 사파이어 기판(21)상에 예를 들어 n형의 GaN이 에피텍셜 성장된 n형층(클래드(clad)층)(23)과, 밴드갭 에너지가 클래드층의 것보다 작아지는 재료, 예를 들어 InGaN계(In과 Ga의 비율이 여러가지로 변화될 수 있음을 의미함, 이하 동일) 화합물 반도체로 이루어지는 활성층(24)과, p형의 GaN으로 이루어지는 p형층(클래드층)(25)으로부터 반도체 적층부(26)가 형성되고, 그 표면에 ZnO로 이루어지는 투광성 도전층(27)을 통하여 p측(상부) 전극(28)이 설치되고, 적층된 반도체층의 일부가 에칭되어서 노출한 n형층(23)의 표면에 n측(하부) 전극(29)이 설치됨으로써 LED 칩이 형성되어 있다.

한편, 이런 종류의 질화물 반도체와 같은 반도체 재료를 이용한 발광 소자는 반도체 발광 소자 중에서도 특히 역방향 전압에 약하고, 정전기 등의 서지(surge)가 들어가면 파괴되기 쉽다. 이 파괴는 활성층 부분의 저항이 가장 크고 고전압을 흡수하기 쉽기 때문에, 특히 활성층 부분에서 파괴되기 쉽고, 고전계가 집중하기 쉬운 부분에서부터 활성층 전체로 확산된다고 생각된다.

그리고, 특히 전계가 집중하기 쉬운 부분으로서, 도 4(b)의 평면 설명도에 A로 표시되는 바와 같이, 평면 형상에서 n측 전극(29)과 대향하는 부분의 모서리부(角部)에 가장 전계가 집중되기 쉽고, 그 모서리부에서부터 활성층으로 데미지(damage)가 들어간다는 것이 알려져 있고, n측 전극(29)과 대향하는 부분의 코너(corner)부에 모서리부가 형성되지 않도록, 곡선 형상으로 하는 것이 개시되어 있다(예를 들어 특허 문헌 1 참조).

특허 문헌 1 : 일본 특개평 11-177133호 공보

상술한 바와 같이, 정전기나 전압의 인가시 등, 특히 역방향 전압의 인가에 의해 발광 소자가 파괴되기 쉬운 점을 방지하기 위해, 전류가 흐르는 방향인 p형층과 n측 전극과의 대향부의 반도체 적층부의 형상을, 뾰족한 부분이 형성되지 않도록, 둥글게 함으로써 전계의 집중을 방지하는 것이 행해지고 있다. 그렇지만, 그와 같은 대책이 실시되어 있어도 질화물 반도체를 이용한 발광 소자에서는 서지 등의 입력에 의해 파괴되기 쉽고, 또 이용과 함께 발광 특성의 열화가 격렬하고, 휘도가 저하하거나 파괴되 쉽다고 하는 문제가 있다.

본 발명은 이와 같은 문제를 해결하기 위해 이루어진 것으로, 질화물 반도체를 이용한 발광 소자에 있어서 반도체층의 열화를 방지하고, 역방향 전압의 인가나 장시간 동작에 대해서도 반도체층이 파괴되기 어렵고, 또 신뢰성이 뛰어난 질화물 반도체 발광 소자를 제공하는 것을 목적으로 한다.

본 발명자들은 질화물 반도체를 이용한 발광 소자로 정전기 등의 인가로 파괴되기 쉽고, 또 비교적 단시간의 이용으로 휘도가 저하하는 등의 특성이 열화하기 쉬운 원인에 대해, 주의깊게 검토를 거듭하여 조사한 결과, 특히 활성층 등의 반도체층의 일부에 데미지를 받은 부분이 있으면, 그 데미지가 활성층 등의 그 데미지를 받은 반도체층의 전체로 퍼져서, 그 반도체층의 결정성이 큰 폭으로 저하한다는 점에 있음을 찾아내었다. 그리고, 그 반도체층으로의 데미지가 상술한 바와 같이, n측 전극의 형성 및 칩 주위의 그루브(groove) 형성을 위해 반도체 적층부의 일부를 드라이 에칭할 때에, 90°이하의 코너부가 존재하면, 그 코너부에서 드라이 에칭 시에 데미지를 받고, 그 데미지가 반도체층의 전체로 확산하여 특성의 저하를 일으킨다는 것을 발견하였다.

즉, 그 코너부에서는 후술하는 도 2(a)에 나타나는 바와 같이, 코너를 협지(挾持)하는 두 변으로부터 에칭 시의 플라즈마 P가 집중하고, 그 코너부의 반도체층이 데미지를 받아서, 그 데미지가 LED의 동작 등에 의해 반도체층의 전체로 확산하여 반도체층 전체의 열화에 도달하고, 휘도의 저하나 파손 등을 일으킨다는 것을 발견하였다. 그리고, 90°이하의 모서리부를 없앰으로써, 에칭 시에 있어서 일부의 반도체층으로 플라즈마 P의 집중을 피할 수 있고, 반도체층으로의 데미지를 방지하여, 장기 수명화 및 정전기 등의 서지에 대해서도 강한 반도체 발광 소자가 얻어진다는 것을 발견하였다.

본 발명에 의한 반도체 발광 소자는 기판과; 상기 기판상에 설치되고, 질화물 반도체로 이루어지며 제1 도전형층 및 제2 도전형층을 포함하는 반도체 적층부와; 상기 반도체 적층부의 위에 설치되는 투광성 도전층과; 상기 투광성 도전층상에 설치되고, 상기 반도체 적층부의 표면측에 설치되는 제1 도전형층에 전기적으로 접속하여 설치되는 제1 전극과; 상기 반도체 적층부의 하층측의 제2 도전형층에 전기적으로 접속하여 설치되는 제2 전극으로 이루어지며, 상기 반도체 적층부의 적어도 칩 주위가 에칭됨으로써 메사 형상 반도체 적층부가 형성되고, 상기 메사 형상 반도체 적층부가 평면 형상에서 90°이하의 모서리부를 갖지 않고, 그 코너부가 곡선으로 되도록 에칭되어 있다.

여기에 질화물 반도체는 Ⅲ족 원소의 Ga와 V족 원소의 N의 화합물 또는 Ⅲ족 원소의 Ga의 일부가 Al, In 등의 다른 Ⅲ족 원소와 치환한 것 및/또는 V족 원소의 N의 일부가 P, As 등의 다른 V족 원소와 치환한 화합물로 이루어지는 반도체를 말한다. 또, 제1 도전형 및 제2 도전형은 반도체 극성의 n형 및 p형 중 어느 한 쪽을 제1 도전형으로 했을 때, 다른 쪽의 p형 또는 n형이 제2 도전형인 것을 의미한다. 또, 모서리부는 직선 또는 곡선이 뾰족한 부분을 갖도록 교차한 부분을 의미하고, 코너부는 뾰족한 부분의 유무에 구애받지 않고 직선 또는 곡선의 방향이 변하는 부분을 의미하고, 「90°이하의 모서리부를 갖지 않고, 그 코너부가 곡선으로 되는」것은 두 변의 교차점 내각이 90°이하인 경우에는 그 교차점의 부분을 곡선으로 하여 모서리부를 없애고, 도 2(c)에 나타내는

와 같이 두 변의 교차점의 내각이 90°보다 큰 경우에는 반드시 코너부를 곡선으로 할 필요는 없는 것을 의미한다.

상기 투광성 도전층이 외주(外周)부에 모서리부를 갖지 않고, 그 코너부가 곡선으로 되도록 형성함으로써, 투광성 도전층의 코너부에 전계가 집중하는 일이 없기 때문에, 반도체층으로의 데미지도 방지할 수 있다. 또, 상기 투광성 도전층의 외형이 상기 메사 형상 반도체 적층부의 외형보다 작고, 또 상기 메사 형상 반도체 적층부의 외형과 거의 상사(相似) 형상으로 형성되어 있는 것이 바람직하다.

또한, 상기 기판이 절연성 기판으로 이루어지며, 상기 제2 전극이 상기 반도체 적층부의 에칭에 의해 노출하는 상기 제2 도전형층의 표면에 설치되고, 평면 형상에서 상기 메사 형상 반도체 적층부의 상기 제2 전극과 대향하는 부분은 90°보다 큰 코너부라도 모서리부가 형성되지 않고 곡선으로 되도록 상기 반도체 적층부가 에칭되고, 주위 전체에서 모서리부가 없고 코너부가 곡선으로 되도록 형성되어 있는 것이 바람직하다.

또한, 상기 기판이 반도체 기판의 경우에도 상기 메사 형상 반도체 적층부의 평면 형상이 사각형의 모서리부가 원호 형상으로 된 형상에서, 상기 기판의 이면에 상기 제2 전극이 형성되는 것이 바람직하다.

본 발명의 구조로 함으로써, 반도체 적층부의 일부를 에칭하여 하층의 도전형층을 노출시켜서 메사 형상 반도체 적층부를 형성할 때에, 반도체층의 외형에 90°이하의 모서리부가 없기 때문에, 드라이 에칭시에 플라즈마에 노출되어도 그 플라즈마의 에너지가 코너부에서 인접하는 두 변으로부터 플라즈마의 데미지를 받아서 모서리부만 거의 2배의 데미지를 받는 일이 없어지며, 반도체층에 부분적으로 강한 데미지가 인가되는 일이 없어진다. 그 결과, 반도체층, 특히 활성층의 코너부에 데미지가 집중하는 일이 없어지며, 부분적으로 반도체층이 열화하는 일도 없다.

그리고, 부분적으로 약한 곳이 없어지기 때문에, 그 부분에서부터 반도체층의 전체로 열화가 진행되는 일도 없어지고, 장시간의 동작에 대해서도 열화하지 않기 때문에, 발광 특성을 고도로 유지할 수 있으며, 또 정전기 등의 인가에 대해서도 충분히 견딜 수 있고, 신뢰성이 뛰어난 질화물 반도체 발광 소자가 얻어진다.

도 1은 본 발명에 의한 반도체 발광 소자의 일 실시 형태의 평면 및 단면의 설명도이다.

도 2는 본 발명에 의한 반도체 발광 소자가 데미지를 받기 어렵다는 것을 설명하는 설명도이다.

도 3은 본 발명에 의한 반도체 발광 소자의 다른 실시 형태를 나타내는 평면 및 단면의 설명도이다.

도 4는 종래의 질화물 반도체 발광 소자의 일례의 단면 및 평면의 설명도이다.

<부호의 설명>

1 기판

2 저온 버퍼층

3 n형층

4 활성층

5 p형층

6 반도체 적층부

6a 메사 형상 반도체 적층부

7 투광성 도전층

8 p측 전극

9 n측 전극

다음에, 도면을 참조하면서 본 발명의 반도체 발광 소자에 대하여 설명을 한다. 도 1에는 예를 들어 청색계의 발광에 적합한 질화물 반도체가 적층된 본 발명에 의한 반도체 발광 소자의 칩의 평면 및 단면의 설명도가 나타나 있다.

본 발명의 반도체 발광 소자는 예를 들어 도 1에 나타내는 바와 같이, 사파이어(Al₂O₃단결정) 등으로 이루어지는 기판(1)의 표면에, 질화물 반도체로 이루어지며 제1 도전형층 및 제2 도전형층을 포함하는 반도체 적층부(6)가 형성되고, 그 반도체 적층부(6)상에 투광성 도전층(7)이 설치되고, 상기 투광성 도전층(7)상에 반도체 적층부(6)의 표면측에 설치되는 제1 도전형층(예를 들어 p형층(5))에 전기적으로 접속하여 제1 전극(예를 들어 p측 전극(8))이 설치되고, 반도체 적층부(6)의 하층측의 제2 도전형층(예를 들어 n형층(3))에 전기적으로 접속하여 제2 전극(예를 들어 n측 전극(9))이 설치되어 있다.

도 1에 나타내는 예에서는 기판(1)에 사파이어 기판과 같은 절연성 기판이 이용되고, n측 전극(9)은 반도체 적층부(6)의 일부가 에칭되어서 노출하는 n형층(3)의 노출면에 형성되어 있다. 본 발명에서는 도 1(a)에 평면 설명도가 나타내는 바와 같이, 칩 주위의 반도체 적층부(6)가 에칭에 의해 제거됨으로써 메사 형상 반도체 적층부(6a)가 형성되고, 그 메사 형상 반도체 적층부(6a)가 평면 형상에서 90°이하의 모서리부를 갖지 않고 그 코너부가 곡선으로 되도록 에칭되어 있는 것에 특징이 있다.

즉, 반도체 웨이퍼로부터 칩화할 때에, 질화물 반도체에서는 매우 딱딱하여 다이싱(dicing) 또는 스크라이브(scribe)에 의해 칩화하려고 해도 분리하는 부분뿐만 아니라, 내부까지 크랙(crack)이 들어가기 쉽고, 내부 양자 효율의 저하로 연결되기 쉽다. 그 때문에, n측 전극(9)을 형성하기 위해 n형층을 노출할 때에, 칩으로 분리하는 부분, 즉 칩 주위의 반도체 적층부(6)도 동시에 드라이 에칭을 하여 그루브부를 형성하고 있다. 이 드라이 에칭은 활성층(4)을 넘을 때까지 행해지기 때문에, n형층(3)이 노출하여 메사 형상 반도체 적층부(6a)가 형성된다. 이 드라이 에칭은 칩이 거의 정방 형상이기 때문에, 종래는 도 2(a)에 나타내는 바와 같이, 칩 형상을 따라 거의 사각 형상으로 분리 그루브가 형성되고, n측 전극(9)을 형성하는 부분만, 그 분리 그루브에 이어져서 n형층(3)을 노출시키고 있다. 도 2(a)에서 에칭부를 사선 E로 나타내고 있다.

상술한 바와 같이, 본 발명자들은 질화물 반도체가 서지나 역방향 전압, 나아가서는 장시간의 동작에 의해 파괴되기 쉬운 원인에 대해 주의깊게 검토를 거듭 하여 검토한 결과, 사각형의 모서리부와 같이 평면 형상에서 인접하는 변이 90°이하의 각도로 교차되는 모서리부를 가지고 있으면, 도 2(a)에 나타나는 바와 같이, 그 모서리부에서는 인접하는 두 변으로부터 플라즈마의 에너지 P를 받는 것으로 되고, 그 모서리부의 반도체층이 데미지를 받고, 그 데미지가 서서히 반도체층내에 전달되어 반도체층 전체가 데미지를 받은 상태로 되고, 근소한 역방향 전압이나 장시간 동작에 의한 가혹한 동작에 의해 특히 저항이 큰 활성층에서 파괴가 발생하고, 파손하거나 발광 특성이 큰 폭으로 저하한다고 하는 현상으로 되어서 나타난다는 것을 발견하였다.

그리고, 도 2(b)에 나타내는 바와 같이, 90°이하의 모서리부를 둥글게 하여 원호와 같은 곡선 형상으로 함으로써, 국부적으로 2중의 플라즈마 P가 조사된다고 하는 일이 없고, 주위 전체로부터 균등한 플라즈마 P가 조사되고, 그와 같은 부분적인 데미지의 발생은 일어나지 않으며, 그 결과 반도체층의 전체로 데미지가 전달되어 발광 소자가 파괴되기 쉬워지거나, 발광 특성이 저하하기 쉬워진다고 하는 문제를 해소할 수 있음을 발견하였다. 즉, 반도체층의 일부에 데미지를 받은 부분이 있으면, 그 데미지가 반도체층 전체로 전달되어 특성 등에 악영향을 미치지만, 그와 같은 데미지를 받는 부분을 미리 제거해 두는 것에 의해, 데미지를 받은 부분이 존재하지 않기 때문에, 반도체층의 전체로 확산되어 그 전기적 특성을 열화시킨다고 하는 일이 없기 때문이라고 생각된다.

이 모서리부에 있어서 2중의 플라즈마 조사에 의한 열화는 두 변이 교차하는 코너의 각도가 90°이하이면, 완전하게 양변으로부터의 2중 조사가 생겨 열화가 일 어나기 쉬우나, 예를 들어 도 2(c)에 나타내는 바와 같이, 각도

가 90°보다 크다면 완전하게 양변으로부터의 2중 조사로는 되기 어렵기 때문에, 비교적 열화를 억제할 수 있다. 따라서, 90°보다 큰 모서리부에서는 곡선으로 하는 것이 필수는 아니지만, 그와 같은 모서리부에서도 모서리부는 모두 제거하여 메사 형상 반도체 적층부(6)의 평면 형상이 모서리부를 갖지 않는 곡선에 의해 형성되어 있는 것이 데미지를 받기 어렵게 할 수 있기 때문에 바람직하다. 특히, 도 2(c)에 나타내는 바와 같이, 도시하지 않는 n측 전극과 대향하는 메사 형상 반도체 적층부(6a)의 부분에는 전계가 집중하기 쉽기 때문에, 모서리부를 제거하여 코너부를 곡선에 의해 형성하는 것이 바람직하다.

도 1(a)에 나타내는 예에서는 투광성 도전층(7)의 평면 형상도 반도체 적층부(6)와 동일하게 코너부가 곡선에 의해 형성되어 있다. 이 투광성 도전층(7)의 모서리부를 둥글게 하는 이유는 상술한 플라즈마의 2중 조사 대책과는 직접적으로 관계없으나, 투광성 도전층(7)은 전기가 흐르기 쉽고, 특히 모서리부에 전계가 집중하기 쉽기 때문에, 데미지를 받기 쉬운 메사 형상 반도체 적층부(6a)의 모서리부에 전계를 집중시키지 않도록 함으로써, 보다 한층 서지나 장시간 동작에 의한 파괴나 특성 열화를 방지할 수 있다. 또한, 상기 투광성 도전층(7)은 메사 형상 반도체 적층부(6a)의 표면 전체에 설치되어서 메사 형상 반도체 적층부(6a)와 완전히 동일 평면 형상이어도 되고, 도 1(a)에 나타내는 바와 같이, 투광성 도전층(7)이 메사 형상 반도체 적층부(6a)의 내측에 위치하도록 형성되어 있어도 된다. 이 경우, 투광성 도전층(7)의 평면 형상은 메사 형상 반도체 적층부(6a)의 평면 형상과 평행 (상사 형상)으로 형성되는 것이 바람직하다. 반도체층으로의 전류를 균일하게 하기 쉽기 때문이다.

반도체 적층부(6)는 예를 들어 다음과 같은 구조로 형성된다. 예를 들어 GaN으로 이루어지는 저온 버퍼층(2)이 0.005 ~ 0.1㎛ 정도, Si를 도핑한 GaN 또는 AlGaN계 화합물로 이루어지는 n형층(3)이 1 ~ 10㎛ 정도, 예를 들어 1 ~ 3nm 의 In_0.13Ga_0.87N 으로 이루어지는 웰층과 10 ~ 20nm 의 GaN으로 이루어지는 배리어층이 3 ~ 8 쌍 적층되는 다중 양자 우물(MQW) 구조의 활성층(4)이 0.05 ~ 0.3㎛ 정도, p형의 GaN 또는 AlGaN계 화합물 반도체로 이루어지는 p형층(5)이 0.2 ~ 1㎛ 정도, 각각 순차적으로 적층되는 것으로 구성되어 있다. 또한, 도 1에 나타내는 예에서는 n형층(3) 및 p형층(5)을 모두 1층으로 구성하는 예로 나타내고 있으나, 예를 들어 활성층 측에 AlGaN계 화합물로 이루어지는 캐리어를 가두기 쉬운 장벽층(밴드갭 에너지가 큰 층)과, 활성층(4)과 반대측에 캐리어 농도를 올리기 쉬운 GaN 컨택트층의 복층으로 할 수도 있고, 또한 저온 버퍼층상에 언도핑 또는 n형 등의 고온 버퍼층이나, 각 층간의 왜곡을 완화하는 초격자층(超格子層) 등의 다른 층을 개재시킬 수 있다. 또 이들을 다른 질화물 반도체층에서 형성할 수도 있다.

또한, 상기 예에서는 n형층(3)과 p형층(5)에서 활성층(4)이 협지된 더블 헤테로(hetero) 접합 구조이나, n형층과 p형층이 직접 접합하는 pn 접합 구조의 것이어도 된다. 또, 활성층(4)도 상술한 MQW 구조에 한정하지 않고, 단일 양자 우물 구조(SQW) 또는 벌크 구조로 할 수도 있다.

이 반도체 적층부(6)의 칩 주위 및 n측 전극의 형성 부분을 에칭하고, n형층(3)을 노출시킨다. 이 때, 상술한 바와 같이, 에칭되지 않고 잔존하는 메사 형상 반도체 적층부(6a)의 평면의 외형 형상이 90°이하의 모서리부를 갖지 않으므로, 그와 같은 코너 일부는 곡선 형상으로 되도록 에칭을 한다. 구체적으로는 에칭을 하는 패턴의 마스크를 형성할 때에, 그와 같은 코너부가 둥글게 되도록 마스크의 패터닝을 해 둠으로써, 종래와 동일한 드라이 에칭 공정을 행하는 것만으로, 모서리부가 없으며, 곡선으로 형성된 코너부의 메사 형상 반도체 적층부(6a)가 형성된다. 드라이 에칭은 예를 들어 염소와 사염화규소의 가스를 에천트로 하여, 플라즈마 에칭을 행함으로써 형성할 수 있다.

이 반도체 적층부(6)상에, 예를 들어 Ga를 도핑하여 비저항을 5×10^-4Ωㆍcm정도로 한 ZnO로 이루어지는 투광성 도전층(7)이 0.1 ~ 10㎛ 정도, 예를 들어 0.5㎛ 정도 설치되어 있다. 그리고, 적층된 반도체 적층부(6)의 일부가 에칭에 의해 제거되어서 노출하는 n형층(3)상에, 오믹 컨택트용의 n측 전극(9)이 0.01㎛ 정도의 두께인 Ti막과 0.25㎛ 정도의 두께인 Al막을 적층한 후 600℃ 정도로 신터링(sintering)하는 것에 의해 합금층으로서 형성되고, 투광성 도전층(7)상의 일부에 0.1㎛ 정도 두께의 Ti막과 0.3㎛ 정도 두께의 Au막의 적층 구조에 의해 p측 전극(8)이 형성되어 있다. 그리고, 표면에 p측 전극(8) 및 n측 전극(9)의 표면을 제외하고, 전면에 도시하지 않는 SiO₂ 등의 패시베이션막이 설치되어 있다. 투광성 도전층(7)은 ZnO에 한정되는 것은 아니며, ITO나 Ni와 Au의 2 ~ 100nm 정도의 얇은 합금층이어도 광을 투과시키면서 전류를 칩 전체로 확산시킬 수 있다.

본 발명에 의하면, 에칭 시에 90°이하의 모서리부가 형성되지 않도록 패터닝되어 있기 때문에, 드라이 에칭의 플라즈마에 과도하게 노출되는 부분이 거의 없고, 부분적으로 반도체층에 커다란 데미지를 받는 부분이 발생한다고 하는 일이 없다.

다음에, 도 1에 나타내는 반도체 발광 소자의 제조 방법에 대하여 설명을 한다. 예를 들어 유기 금속 화학 기상 성장법(MOCVD법)에 의해, 캐리어 가스인 H₂와 함께 트리메틸 갈륨(TMG), 암모니아(NH₃), 트리메틸 알루미늄(TMA), 트리메틸 인듐(TMIn) 등의 반응 가스 및 n형으로 하는 경우 불순물 가스로서의 SiH₄, p형으로 하는 경우의 불순물 가스로서의 시클로 펜타지 에닐 마그네슘(Cp₂Mg) 또는 디메틸 아연(DMZn) 등의 필요한 가스를 공급하여 순차적으로 성장한다.

우선, 예를 들어 사파이어로 이루어지는 절연 기판(1)상에, 예를 들어 400 ~ 600℃ 정도의 저온에서 GaN층으로 이루어지는 저온 버퍼층(2)을 0.005 ~ 0.1㎛ 정도 성막한 후, 온도를 600 ~ 1200℃ 정도의 고온으로 올리고, n형 GaN으로 이루어지는 n형층(장벽층)(3)을 1 ~ 10㎛ 정도 성막한다. 다음에, 성장 온도를 400 ~ 600℃의 저온으로 내리고, 예를 들어 1 ~ 3nm 의 In₀ _.13Ga₀ _.87N 으로 이루어지는 웰층과 10 ~ 20nm 의 GaN으로 이루어지는 배리어층이 3 ~ 8쌍 적층되는 다중 양자 우물(MQW) 구조의 활성층(4)을 0.05 ~ 0.3㎛ 정도 성막한다. 이어서, 성장 장치내의 온도를 600 ~ 1200℃ 정도로 올리고 GaN으로 이루어지는 p형층(5)을 0.2 ~ 1㎛ 정도 각각 적층한다.

그 후, 표면에 SiN 등의 보호막을 설치하고 p형 불순물의 활성화를 위해, 400 ~ 800℃ 정도로 10 ~ 60분 정도의 어닐을 행하고, 포토레지스트를 전(全)면에 도포하여 포토리소그래피 공정에 의해 패터닝하여 반도체 적층부(6)의 에칭하는 부분(칩 주위 및 n측 전극 형성 부분)을 노출시킨다. 이 때, 평면 형상에서 90°이하의 모서리부가 형성되지 않도록, 90°이하의 모서리부로 될 것 같은 곳은 곡선 형상으로 되도록 포토레지스트 막을 패터닝하여 마스크를 형성한다. 그 후, 유도 결합형 플라즈마 에칭 장치에 넣어서, 예를 들어 염소 가스와 사염화규소 가스를 흘리고 RF 파워를 도입함으로써, 칩 주위 등 원하는 영역을 원하는 형상으로 에칭할 수 있다.

그 후, 예를 들어 Ga 도핑의 ZnO층을 MBE, 스퍼터(sputter), 진공 증착, PLD, 이온 도금 등의 방법에 의해 0.5㎛ 정도 성막함으로써 투광성 도전층(7)을 형성한다. 그리고, 리프트 오프법에 의해, 상술한 에칭에 의해 노출한 n형층(3)의 표면에 0.01㎛ 두께의 Ti막과 0.25㎛ 두께의 Al막을 형성하고, 600℃ 정도의 열처리를 함으로써 신터링해서 합금화하여 n측 전극(9)으로 한다. 또, 투광성 도전층(7)상의 일부에 동일하게 리프트 오프법에 의해, Ti막을 0.1㎛ 두께, Au막을 0.3㎛ 성막하여 p측 전극(8)을 형성한다. 그 결과, 도 1에 나타내는 구조의 LED 칩이 형성된다.

상술한 예에서는 기판으로서 절연성 기판인 사파이어 기판의 예이었기 때문 에, n측 전극(9)을 형성하는데, 반도체 적층부(6)의 일부를 에칭하여 n형층(3)을 노출시키고, 그것과 동시에 칩 주위의 에칭을 행하였다. 그러나, 기판이 예를 들어 SiC와 같은 반도체 기판의 경우에도 상술한 바와 같이, 칩으로 분할할 때에 질화물 반도체에서는 크랙이 들어가기 쉽기 때문에, 분할부를 드라이 에칭에 의해 미리 에칭하는 것이 바람직하다. 이 경우에도, 그 에칭에 의해 잔존하는 메사 형상 반도체 적층부(6a)의 평면 형상에 모서리부가 형성되지 않도록 드라이 에칭을 할 필요가 있다. 그 예가 도 3에 나타나 있다. 이 예에서는 기판(1)이 절연성 기판은 아니고 반도체이기 때문에, 반도체 적층부(6)의 일부를 에칭에 의해 제거하여 노출하는 n형층(3)에 전극을 형성하는 것이 아니라, 반도체 기판(1)의 이면에 n측 전극(9)이 형성되어 있고, 메사 형상 반도체 적층부(6a)의 평면 형상은 사각 형상의 모서리부가 원호와 같은 곡선으로 형성되어 있는 것일뿐, 이후는 상술한 예와 동일하다.

즉, SiC 기판(1)상에 상술한 바와 동일하게, 저온 버퍼층(2), n형층(3), 활성층(4), p형층(5)으로 이루어지는 반도체 적층부(6)가 형성되고, 그 칩 주위가 에칭되어 있다. 이 경우, p측 전극(8)은 칩의 거의 중앙부의 투광성 도전층(7)의 표면에 상술한 재료로 형성되고, n측 전극(9)은 SiC 기판(1) 이면의 전체면에, 예를 들어 Ni막을 성막함으로써 형성된다.

본 발명에 의하면, 정전기나 장시간 동작에 대해서도 파괴되기 어려운 구조의 청색이나 자외광 등의 발광 소자로 할 수 있고, 백색의 광원, 조명 등 폭넓은 전기 기기의 광원이나 파일럿 램프, 조명 기구, 소독용 기구 등에 이용할 수 있다.

Claims

기판과,

상기 기판상에 설치되고, 질화물 반도체로 이루어지며 제1 도전형층 및 제2 도전형층을 포함하는 반도체 적층부와,

상기 반도체 적층부의 위에 설치되는 투광성 도전층과,

상기 투광성 도전층상에 설치되고, 상기 반도체 적층부의 표면측에 설치되는 제1 도전형층에 전기적으로 접속하여 설치되는 제1 전극과,

상기 반도체 적층부의 하층측의 제2 도전형층에 전기적으로 접속하여 설치되는 제2 전극으로 이루어지며,

상기 반도체 적층부의 적어도 칩 주위가 에칭됨으로써 메사 형상 반도체 적층부가 형성되고, 상기 메사 형상 반도체 적층부가 평면 형상에서 90°이하의 모서리부를 갖지 않고, 상기 코너부가 곡선으로 되도록 에칭되어서 이루어지는 반도체 발광 소자.
청구항 1에 있어서,

상기 투광성 도전층이 외주(外周)부에 모서리부를 갖지 않고, 상기 코너부가 곡선으로 되도록 형성되어서 이루어지는 반도체 발광 소자.
청구항 2에 있어서,

상기 투광성 도전층의 외형이 상기 메사 형상 반도체 적층부의 외형보다 작고, 또 상기 메사 형상 반도체 적층부의 외형과 거의 상사(相似) 형상으로 형성되어서 이루어지는 반도체 발광 소자.
청구항 1 내지 청구항 3 중 어느 한 항에 있어서,

상기 기판이 절연성 기판으로 이루어지고, 상기 제2 전극이 상기 반도체 적층부의 에칭에 의해 노출하는 상기 제2 도전형층의 표면에 설치되고, 평면 형상으로 상기 메사 형상 반도체 적층부의 상기 제2 전극과 대향하는 부분은 90°보다 큰 코너부에서도 모서리부가 형성되지 않고 곡선으로 되도록 상기 반도체 적층부가 에칭되고, 주위 전체에서 모서리부가 없고 코너부가 곡선으로 되도록 형성되어서 이루어지는 반도체 발광 소자.
청구항 1 내지 청구항 3 중 어느 한 항에 있어서,

상기 기판이 반도체 기판으로 이루어지고, 상기 메사 형상 반도체 적층부의 평면 형상이 사각형의 모서리부가 원호 형상으로 된 형상에서, 상기 기판의 이면에 상기 제2 전극이 형성되어서 이루어지는 반도체 발광 소자.