KR20070104112A - 저온 소성 세라믹 엠아이엠 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 저온 소성 세라믹 엠아이엠 캐패시터의 제조 공정시 도체 패턴 인쇄 공정에서 발생되는 공정 오차를 줄일 수 있도록 한 단층 저온 소성 세라믹 엠아이엠 캐패시터의 제조 방법에 관한 것이다.
본 발명은 다층형 저온 소성 세라믹(LTCC) 엠아이엠 캐패시터 제조 공정시 금속면을 갖는 그린시트 상에 적층되는 그린시트에 다층 회로를 연결하기 위한 비아홀을 가공하는 단계와; 상기 단계에서 가공된 비어홀에 전기적 접속을 위해 도체를 인쇄하는 단계와; 상기 단계에서 비아홀 도체가 인쇄된 그린시트에 단층 캐패시터를 형성하는 단계와; 상기 단계에서 단층 캐패시터를 적층하고 라미레이션하는 단계와; 상기 라미레이션된 그린시트를 절단한 후 소성하는 단계로 제조함으로써, 도체 패턴 인쇄 공정의 오차를 줄일 수 있어 고용량의 캐패시터를 형성할 수 있게 되는 것이다.
LCTT, 엠아이엠 캐패시터
Description
도 1은 일반적인 다층 저온소성 세라믹 엠아이엠 캐패시터의 분해 사시도
도 2는 본 발명 다층 저온소성 세라믹 엠아이엠 캐패시터의 전체 공정도
도 3은 본 발명 다층 저온소성 세라믹 엠아이엠 캐패시터의 평면도
*도면의 주요부분에 대한 부호의 설명*
21; 그린시트 S1; 1차 금속 패턴
S2; 고 유전체 페이스트 패턴 S3; 2차 금속 패턴
본 발명은 저온 소성 세라믹(LTCC) 엠아이엠 캐패시터에서 도체 패턴 인쇄 공정시 발생되는 공정 오차를 줄일 수 있도록 한 다층 저온 소성 세라믹 캐패시터의 제조 방법에 관한 것이다.
최근 전자기기 기술 발달과 더불어 기기 자체가 단소화 되어가고 있는 추세에 비추어 볼 때 부품의 소형화는 필수적이라 하겠고, 이 일환으로 부품의 능동소자와 수동소자의 집적화 기술에 대한 요구가 증대되게 되었다.
상기 요구를 충족하기 위한 방안으로 저온 소성 세라믹(LTCC)기판을 이용하여 구현하게 되는데, 상기 저온 소성 세라믹(LTCC)기판은 800℃ 내지 1000℃ 정도의 저온에서 세라믹과 금속의 동시 소성 방법을 이용하여 기판을 형성하는 기술로서, 용융점이 낮은 글라스와 세라믹이 혼합되어 적당한 유전율을 갖는 그린시트(GREEN SHEET)를 형성하고, 상기 그린시트 위에 도전성 페이스트와 인쇄 후 적층하여 기판을 형성하는 것으로, 상기 그린시트 상에는 캐패시터, 레지스터, 인닥터 등의 수동소자들의 패턴을 형성할 수 있기 때문에 고집적화, 경박단소화 및 고 신뢰성이 가능하게 된다.
상기 저온 소성 세라믹 캐패시터는 주로 그린시트의 층간에 금속면을 형성한 저온 소성 세라믹 엠아이엠(Metal Insulation Metal)방식으로 제작하게 되는데, 상기 저온 소성 세라믹 엠아이엠 캐패시터는 도 1에 도시한 바와 같이, 그린시트(1)의 상부에 금속면(2)을 갖고 상면에 유전율을 갖는 그린시트(1)를 적층하고, 그 상부에 금속면(2)을 적층하여 다층 저온 소성 세라믹 엠아이엠 캐패시터를 제조하게 된다.
상기와 같이 제조되는 다층 저온 소성 세라믹 엠아이엠 캐패시터는 금속면(2)사이에 유전율을 갖는 그린시트(1)를 삽입하게 되므로 단품 수동소자의 특성보다 우수한 특성이 있지만, 기판의 크기에 제약을 받게 되는 단점이 있으며, 또한 한정된 면적에서 용량(C = εr S2/d) (여기서 S는 금속면(2)의 면적이고, d 는 금속면(2)간의 두께 또는 거리이며, εr은 유전율이다)을 높이는데 한계가 있어, 고 용 량의 캐패시터를 형성하는데 쉽지 않으며 오차가 큰 단점이 있다.
뿐만 아니라 상기 다층 저온 소성 세라믹 엠아이엠 캐패시터의 용량(C)은 금속면(2)의 면적과, 금속면(2)사이에 적층 된 그린시트(1)의 두께 즉 상기 금속면(2)사이의 거리에 따라 결정되게 되어, 가령 상기 용량 값을 높이려면 유전율의 그린시트(1)의 면적과 두께를 달리하여야 가능하다 하겠으나, 상기 한정된 면적 및 두께(거리)로는 캐패시터 값을 높일 수 없는 문제점을 가지게 되었다.
본 발명의 목적은 엠아이엠 캐패시터 제조 공정시 인쇄 공정 공차를 최소화할 수 있는 캐패시터 제조 방법을 제공하고자 하는데 있다.
본 발명의 다른 목적은 엠아이엠 캐패시터 제조 공정시 고용량의 캐패시터를 형성할 수 있는 캐패시터 제조 방법을 제공하고자 하는데 있다.
상기의 목적을 실현하기 위하여 본 발명은 다층형 저온 소성 세라믹(LTCC) 엠아이엠 캐패시터 제조 공정시 금속면을 갖는 그린시트 상에 적층되는 그린시트에 다층 회로를 연결하기 위한 비아홀을 가공하는 단계와; 상기 단계에서 가공된 비어홀에 전기적 접속을 위해 도체를 인쇄하는 단계와; 상기 단계에서 비아홀 도체가 인쇄된 그린시트에 단층 캐패시터를 형성하는 단계와; 상기 단계에서 단층 캐패시터를 적층하고 라미레이션하는 단계와; 상기 라미레이션된 그린시트를 절단한 후 소성하는 단계를 포함하여서 된 것이다.
상기 단층 캐패시터 형성 단계에서 비아홀 도체가 인쇄된 그린시트에 전극 형성을 위한 1차 금속 패턴을 인쇄하는 단계와; 상기 단계에서 인쇄된 1차 금속패 턴에 고유전체 패턴을 인쇄하는 단계와; 상기 단계에서 고유전체 패턴상에 전극 형성을 위한 2차 금속 패턴단계로 이루어지게 된다.
따라서 본 발명에 의하면, 저온 소성 세라믹 엠아이엠 캐패시터 제조 공정시 1차 금속 패턴이 인쇄된 그린시트에 고유전체 패턴, 2차 금속 패턴을 인쇄한 후 절단함으로써, 그린시트의 제조 공정시 도체 패턴 인쇄의 오차를 줄일 수 있고, 고용량의 캐패시터를 형성할 수 있는 효과를 제공하게 되는 것이다.
이하 첨부되는 도면에 의거 본 발명을 상세히 설명하면 다음과 같다.
도 2는 본 발명 다층 저온소성 세라믹 엠아이엠 캐패시터의 전체 공정도이고, 도 3은 본 발명 다층 저온소성 세라믹 엠아이엠 캐패시터의 평면도로서, 본 발명은 비아홀 가공단계(31), 비아홀 도체 인쇄단계(32), 단층 캐패시터 형성 단계(33), 패턴 적층 및 라미레이션 단계(34), 절단 및 소성단계(35)로 수행하게 된다.
상기 비아홀 가공단계(31)는 사전에 준비되고, 저면에 금속접지가 인쇄된 그린시트(21) 상에 다층으로 회로를 구성하기 위한 층간 회로를 연결할 수 있는 비아홀을 적절한 위치에 펀칭기로 펀칭하여 가공하게 된다.
상기 비아홀 도체 인쇄단계(32)는 상기 펀칭 된 비아홀 내부로 적층되는 회로와 금속면과의 전기적으로 연결되게 스크린 인쇄 방식으로 도체 인쇄를 하게 된다.
상기 단층 캐패시터 형성 단계(33)는 1차 금속 패턴 인쇄단계(331), 고유전 체 페이스트 패턴 인쇄단계(332), 2차 금속 패턴 인쇄단계(333)로 이루어진다.
상기 1차 금속패턴 인쇄단계(331)는 그린시트(21)의 상면에 1차 금속 패턴을 인쇄하게 되는데, 이때 1차 금속 패턴 인쇄는 도 3에 도시한 바와 같이, 실제 금속 패턴(S)보다 더 크게 제 1 금속 패턴(S1)을 인쇄하게 된다.
상기 고유전체 패턴 인쇄단계(332)는 그린시트에 원하는 캐패시턴스를 얻기 위하여 고유전율(Er 50-2000)을 갖는 고유전체 페이스트를 인쇄하게 되는데, 이때 상기 고유전체 페이스트는 크기 또는 두께를 조절하여 인쇄하되, 상기 제 1 금속 패턴(S1)의 크기보다 더 크게 고유전율 페이스트 패턴(S2)을 인쇄하게 된다.
상기 2차 금속 패턴 인쇄단계(333)는 그린시트의 상면에 2차 금속 패턴을 인쇄하게 되는데, 이때 2차 금속 패턴 인쇄는 실제 금속 패턴(S)과 같은 크기로 제 2 금속 패턴(S3)을 인쇄 형성하게 된다.
상기 패턴 적층 및 라미레이션 단계(34)는 상기 단층 캐패시터 형성 단계(33)에서 형성된 캐패시터를 적층하고, 라미네이션(LAMINATION)하게 된다.
상기 절단 및 소성단계(35)는 라이네이션 된 캐패시터를 실제 크기(S)로 커팅기(CUTTER)를 이용하여 절단하고, 저온에서 소성하여 다층 저온 소성 세라믹 엠아이엠 캐패시터를 제조하게 된다.
이상에서 설명한 바와 같이 본 발명은 저온 소성 세라믹 엠아이엠 캐패시터 제조시 금속면을 갖는 그린시트 상에 1차 금속 패턴을 실제 크기보다 크게 인쇄하고 이어서 고유전체 페이스트를 1차 금속패턴보다 크게 인쇄한 후 2차 금속 패턴을 실제 크기에 맞추어 인쇄함으로써, 패턴 인쇄 공정시 패턴 선폭 및 그린시트의 흐트러짐에 의한 공정 오차를 줄일 수 있어 고용량의 캐패시터를 제공하게 되는 것이다.
Claims (5)
- 다층형 저온 소성 세라믹 엠아이엠 캐패시터 제조 공정시 금속면을 갖는 그린시트 상에 적층되는 그린시트에 다층 회로를 연결하기 위한 비아홀을 가공하는 단계와; 상기 단계에서 가공된 비어홀에 전기적 접속을 위해 도체를 인쇄하는 단계와; 상기 단계에서 비아홀 도체가 인쇄된 그린시트에 단층 캐패시터를 형성하는 단계와; 상기 단계에서 단층 캐패시터를 적층하고 라미레이션하는 단계와; 상기 라미레이션된 그린시트를 절단한 후 소성하는 단계를 포함하여서 된 다층 저온 소성 세라믹 엠아이엠 캐패시터의 제조 방법.
- 제 1 항에 있어서, 상기 단층 캐패시터 형성 단계는 비아홀 도체가 인쇄된 그린시트에 전극 형성을 위한 1차 금속 패턴을 인쇄하는 단계와; 상기 단계에서 1차 금속패턴에 고유전체 페이스트 패턴을 인쇄하는 단계와; 상기 단계에서 고유전체 패턴상에 전극 형성을 위한 2차 금속 패턴단계를 포함하여서 된 다층 저온 소성 세라믹 엠아이엠 캐패시터의 제조 방법.
- 제 1 항에 있어서, 상기 1차 금속 패턴 인쇄 단계는 상기 실제 금속 패턴보다 크게 제 1 금속 패턴을 인쇄하여서 된 다층형 저온 소성 세라믹 엠아이엠 캐패시터의 제조 방법.
- 제 1 항에 있어서, 상기 고유전체 패턴 인쇄단계는 제 1 금속 패턴보다 더 크게 고유전체 페이스트 패턴을 인쇄하여서 된 다층형 저온 소성 세라믹 엠아이엠 캐패시터의 제조 방법.
- 제 1 항에 있어서, 상기 2차 금속 패턴 인쇄 단계는 실제 금속 패턴의 크기로 제 2 금속 패턴을 인쇄하여서 된 다층형 저온 소성 세라믹 엠아이엠 캐패시터의 제조 방법.
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|---|---|---|---|---|
| KR101102306B1 (ko) * | 2010-03-10 | 2012-01-03 | 전자부품연구원 | ＬＴＣＣ를 이용한 ＧａＮ 증폭기의 내부 매칭 구조 |
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2006
- 2006-04-21 KR KR1020060036299A patent/KR20070104112A/ko not_active Application Discontinuation
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