KR20070100546A - Method for forming fuse box of semiconductor device - Google Patents

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KR20070100546A
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유민수
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주식회사 하이닉스반도체
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Abstract

A method for forming a fuse box of a semiconductor device is provided to increase a gap between fuse lines to effectively suppress damage to adjacent fuses during fuse blowing. A method for forming a fuse box of a semiconductor device includes the steps of etching a second protection layer(53), a first protection layer(52), a third interlayer dielectric(51), and a certain thickness of second interlayer insulating layer(47) to form a repair trench by remaining a second interlayer dielectric(47) having a predetermined thickness, and forming two trenches not to etch a second interlayer dielectric(47), the third interlayer dielectric(51), the first protection layer(52), and the second protection layer(53) on a first contact plug(45).

Description

반도체 소자의 퓨즈 박스 형성방법{METHOD FOR FORMING FUSE BOX OF SEMICONDUCTOR DEVICE}Method for forming fuse box of semiconductor device {METHOD FOR FORMING FUSE BOX OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 퓨즈 박스 형성방법을 설명하기 위한 공정별 단면도.1A to 1C are cross-sectional views illustrating processes for forming a fuse box of a semiconductor device according to the related art.

도 2는 도 1c에 대응하는 평면도.2 is a plan view corresponding to FIG. 1C.

도 3은 종래기술의 문제점을 설명하기 위한 반도체 소자의 평면도.3 is a plan view of a semiconductor device for explaining the problems of the prior art;

도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 퓨즈 박스 형성방법을 설명하기 위한 공정별 단면도.4A to 4D are cross-sectional views of processes for describing a method of forming a fuse box of a semiconductor device according to an exemplary embodiment of the present invention.

도 5는 도 4d에 대응하는 평면도.5 is a plan view corresponding to FIG. 4D.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

41 : 반도체 기판 42 : 절연막41 semiconductor substrate 42 insulating film

43 : 제1퓨즈라인 44 : 제1층간절연막43: first fuse line 44: first interlayer insulating film

45 : 제1콘택플러그 46 : 제2퓨즈라인45: the first contact plug 46: the second fuse line

47 : 제2층간절연막 48 : 제2콘택플러그47: second interlayer insulating film 48: second contact plug

49 : 제3콘택플러그 50 : 금속배선49: third contact plug 50: metal wiring

51 : 제3층간절연막 52 : 제1보호막51: third interlayer insulating film 52: first protective film

53 : 제2보호막 T´: 리페어용 트렌치53: second protective film T´: trench for repair

L1 : 제1길이 L2 : 제2길이L1: first length L2: second length

L3 : 제3길이 FL : 퓨즈라인L3: Third Length FL: Fuse Line

D2 : 퓨즈라인 간격D2: fuse line spacing

본 발명은 반도체 소자의 퓨즈 박스 형성방법에 관한 것으로, 특히, 퓨즈라인 절단시 인접 퓨즈의 손상을 방지하여 리페어 효율을 향상시킬 수 있는 반도체 소자의 퓨즈 박스 형성방법에 관한 것이다.The present invention relates to a method of forming a fuse box of a semiconductor device, and more particularly, to a method of forming a fuse box of a semiconductor device capable of improving damage efficiency by preventing damage to an adjacent fuse when cutting a fuse line.

최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. Accordingly, the manufacturing technology of semiconductor devices has been developed to improve the degree of integration, reliability, and response speed.

반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(Fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting : EDS)을 수행한다.A semiconductor device mainly includes a fabrication (FAB) process of repeatedly forming a circuit pattern set on a silicon substrate to form cells having an integrated circuit, and packaging the substrate on which the cells are formed in a chip unit (Chip). Packaging and assembly process. In addition, a process for inspecting electrical characteristics of cells formed on the substrate is performed between the fabrication process and the assembly process.

상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불 량한 상태를 갖는 가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생하기 위함이다.The inspection step is a step of determining whether the cells formed on the substrate have an electrically good state or a bad state. This is to reduce the effort and cost consumed in the assembly process by removing the cells having a bad state through the inspection process before performing the assembly process. In order to detect the cells having the defective state at an early stage and regenerate them through a repair process.

여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.Here, the repair process will be described in more detail as follows.

반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈라인을 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈라인을 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈라인들만을 절단(Cutting)함으로써 리페어할 셀들의 위치 정보를 생성하는 것이다.Redundancy cells are added to replace defective devices or circuits in the design of devices for the purpose of improving the yield of devices in the event of defects in the semiconductor device manufacturing process, and to connect these redundant cells to integrated circuits. The fuse line is designed together, and the repair process is a process in which a cell, which has been found to be defective through an inspection process, is connected to a spare cell embedded in the chip using the fuse line to be regenerated. That is, by cutting only specific fuse lines, location information of cells to be repaired is generated.

이하에서는 도 1a 내지 도 1c를 참조하여 종래 기술에 따른 반도체 소자의 퓨즈 박스 형성방법을 설명하도록 한다.Hereinafter, a method of forming a fuse box of a semiconductor device according to the related art will be described with reference to FIGS. 1A to 1C.

도 1a를 참조하면, 퓨즈 영역 및 패드 영역(미도시)을 포함하는 주변회로 영역과 셀 영역(미도시)으로 구획된 반도체 기판(11)의 퓨즈 영역에 절연막(12)을 형성하고, 상기 절연막(12) 상에 퓨즈라인(13)을 형성한다. 여기서, 상기 퓨즈라인(13)은 플레이트 전극 형성시 플레이트 전극과 동일한 재질로 형성하며, 통상, 상기 플레이트 전극의 재질은 도핑된 폴리실리콘이다. 그런 다음, 상기 퓨즈라 인(13)을 덮도록 절연막(12) 상에 제1층간절연막(14)을 형성한다.Referring to FIG. 1A, an insulating film 12 is formed in a fuse region of a semiconductor substrate 11 divided into a peripheral circuit region including a fuse region and a pad region (not shown) and a cell region (not shown). A fuse line 13 is formed on 12. Here, the fuse line 13 is formed of the same material as the plate electrode when the plate electrode is formed, and typically, the material of the plate electrode is doped polysilicon. Then, the first interlayer insulating film 14 is formed on the insulating film 12 to cover the fuse line 13.

도 1b를 참조하면, 상기 제1층간절연막(14) 내에 퓨즈라인(13)의 양측부와 콘택되는 콘택플러그(15)을 형성하고, 계속해서, 상기 제1층간절연막(14) 상에 콘택플러그(15)와 콘택되는 금속배선(16)을 형성한다. 여기서, 상기 콘택플러그(15)는 제1금속배선용 콘택플러그와 동시에 형성하고, 상기 금속배선(16)은 제1금속배선 형성시에 제1금속배선과 함께 형성한다.Referring to FIG. 1B, a contact plug 15 is formed in the first interlayer insulating film 14 to contact both sides of the fuse line 13, and then a contact plug is formed on the first interlayer insulating film 14. Metal wiring 16 is formed in contact with (15). Here, the contact plug 15 is formed at the same time as the contact plug for the first metal wiring, and the metal wiring 16 is formed together with the first metal wiring when the first metal wiring is formed.

다음으로, 상기 금속배선(16)을 덮도록 제1층간절연막(14) 상에 금속배선간 층간절연막으로서 제2층간절연막(17)을 형성하고, 상기 제2층간절연막(17) 상에 제1보호막(18) 및 제2보호막(19)을 차례로 형성한다. 여기서, 상기 제2층간절연막(17)을 형성하는 단계 후, 그리고, 상기 제1보호막(18)을 형성하는 단계 전, 퓨즈 영역을 제외한 셀 영역 및 패드 영역에서는 상기 제2층간절연막(17) 상에 제2금속배선이 형성된다.Next, a second interlayer insulating film 17 is formed on the first interlayer insulating film 14 so as to cover the metal wiring 16, and a first interlayer insulating film 17 is formed on the second interlayer insulating film 17. The protective film 18 and the second protective film 19 are sequentially formed. Here, after forming the second interlayer insulating film 17 and before forming the first passivation film 18, in the cell region and the pad region except for the fuse region, the second interlayer insulating layer 17 is formed on the second interlayer insulating layer 17. Second metal wiring is formed on the substrate.

도 1c를 참조하면, 상기 퓨즈 영역의 제2보호막(19), 제1보호막(18), 제2층간절연막(17) 및 일두 두께의 제1층간절연막(14)을 식각하여 퓨즈라인(13) 상에 소정 두께의 제1층간절연막(14)을 잔류시킨 리페어용 트렌치(T)를 형성한다. 상기 리페어용 트렌치(T)를 형성하는 식각을 리페어 식각(Repair etch)이라 하며, 상기 리페어 식각시에 패드 영역의 제2금속배선을 노출시키는데, 패드 영역에 노출된 제2금속배선은 이후 패키지 공정에서 와이어(Wire)가 본딩(Bonding)될 부분이다.Referring to FIG. 1C, the fuse line 13 may be etched by etching the second passivation layer 19, the first passivation layer 18, the second interlayer insulation layer 17, and the first interlayer insulation layer 14 having the thickness of one or two in the fuse region. A repair trench T in which the first interlayer insulating film 14 of a predetermined thickness is left is formed on the substrate. The etching forming the repair trench T is called a repair etch, and the second metal wiring of the pad region is exposed during the repair etching, and the second metal wiring exposed to the pad region is then packaged. In this part, a wire is to be bonded.

다음으로, 도시하지는 않았지만, 상기 결과물 전면 상에 리페어용 트렌치를 매립하도록 칩 보호용 픽스막(PIX)을 형성하고, 상기 픽스막(PIX)을 열공정을 통해 치밀화한 후, 리페어용 트렌치(T) 상에 형성된 픽스막(PIX) 부분을 제거한다. 여기서, 상기 픽스막(PIX)은 탄소(Carbon)를 포함한 막으로서 이후 외부 환경으로 유입될 수 있는 X-선 등으로부터 칩을 보호하는 역할을 한다.Next, although not shown, a chip protection fix film PIX is formed on the entire surface of the resultant to fill the trench for repair, and after the densification of the fix film PIX is performed through a thermal process, a repair trench T is formed. The portion of the fix film PIX formed on the substrate is removed. Here, the fix film PIX is a film containing carbon and serves to protect the chip from X-rays or the like that may subsequently enter the external environment.

도 2는 도 1c에 대응하는 평면도로서, 상기 퓨즈라인(13)들은 D1만큼의 간격을 두고 형성되며, 한편, 외부의 수분이 소자 내부로 침투하는 것을 방지하고 아울러 퓨즈를 보호할 목적으로 형성하는 퓨즈 가드링(Guard Ring)은 도면 상에 도시되지 않았다.FIG. 2 is a plan view corresponding to FIG. 1C, wherein the fuse lines 13 are formed at intervals of D1, and are formed for the purpose of preventing external moisture from penetrating into the device and protecting the fuse. The fuse guard ring is not shown in the figure.

이후, 도시하지는 않았으나, 레이저를 이용해서 상기 퓨즈라인들 중 특정 퓨즈라인을 절단하는 퓨즈 블로윙(Blowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.Subsequently, although not shown, a known inspection and repair process including a fuse blowing process of cutting a specific fuse line among the fuse lines using a laser is sequentially performed.

그러나, 전술한 종래 기술에서는 상기 블로윙 공정시, 도 3에 도시된 바와 같이, 인접 퓨즈에 열적 어택(Attack)이 가해지게 된다는 문제점이 있다. 이 경우, 인접 퓨즈가 손상(Damage)되므로 절단을 원치 않는 퓨즈라인이 절단되거나 그 저항이 증가하여 리페어 공정의 불량이 유발되며, 이에 따라, 소자의 신뢰성 및 리페어 효율이 저하된다.However, in the above-described prior art, there is a problem that a thermal attack is applied to an adjacent fuse as shown in FIG. 3 during the blowing process. In this case, since the adjacent fuse is damaged, the fuse line which is not desired to be cut is cut or the resistance thereof is increased, thereby causing a defect of the repair process, thereby degrading the reliability and the repair efficiency of the device.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 퓨즈라인 절단시 인접 퓨즈의 손상을 방지하여 리페어 효율을 향상시킬 수 있는 반도체 소자의 퓨즈 박스 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a fuse box of a semiconductor device capable of improving the repair efficiency by preventing damage to an adjacent fuse when cutting a fuse line. have.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 퓨즈 박스 형성방법은, 제1길이를 가지면서 등간격으로 배치되는 다수의 퓨즈라인 및 상기 퓨즈라인의 양측단부들과 각각 콘택되는 배선을 포함하는 반도체 소자의 퓨즈 박스 형성방법에 있어서, 반도체 기판의 퓨즈 영역 상에 제1길이 보다 작은 제2길이이고 등간격을 유지하면서 지그재그 형태로 배치되게 2열로 다수의 제1퓨즈라인을 형성하는 단계; 상기 제1퓨즈라인을 덮도록 결과물 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 내에 2열로 배치된 제1퓨즈라인들의 인접하는 일측단부들과 각각 콘택되는 다수의 제1콘택플러그를 형성하는 단계; 상기 제1층간절연막 상에 일측단부가 제1콘택플러그와 콘택되면서 제1퓨즈라인을 포함하여 제1길이를 갖도록 하는 제3길이를 가지고 제1퓨즈라인이 형성되지 않은 부분에 배치되게 2열로 다수의 제2퓨즈라인을 형성하는 단계; 상기 제2퓨즈라인을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2 및 제1층간절연막 내에 제1콘택플러그와 콘택되지 않은 제1퓨즈라인의 타측단부 및 제2퓨즈라인의 타측단부와 각각 콘택되는 다수의 제2콘택플러그 및 제3콘택플러그를 형성하는 단계; 및 상기 제2층간절연막 상에 제2콘택플러그 및 제3콘택플러그와 각각 콘택되는 배선을 형성하는 단계;를 포함한다.The fuse box forming method of the semiconductor device of the present invention for achieving the above object includes a plurality of fuse lines having a first length and are arranged at equal intervals and the wiring contacting both ends of the fuse line, respectively. A method of forming a fuse box of a semiconductor device, the method comprising: forming a plurality of first fuse lines in two rows on a fuse area of a semiconductor substrate, the second length being smaller than the first length and arranged in a zigzag shape while maintaining an equal interval; Forming a first interlayer insulating film on the resultant to cover the first fuse line; Forming a plurality of first contact plugs respectively contacting adjacent end portions of the first fuse lines arranged in two rows in the first interlayer insulating film; A plurality of rows are arranged on the first interlayer insulating layer so that one side end thereof is in contact with the first contact plug and is disposed in a portion where the first fuse line is not formed, and has a third length to have a first length including the first fuse line. Forming a second fuse line; Forming a second interlayer insulating film on the first interlayer insulating film to cover the second fuse line; Forming a plurality of second contact plugs and third contact plugs respectively contacting the other end of the first fuse line and the other end of the second fuse line which are not in contact with the first contact plug in the second and first interlayer insulating layers; step; And forming wirings on the second interlayer insulating layer to contact the second contact plug and the third contact plug, respectively.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 반도체 소자의 퓨즈박스 형성시 퓨즈라인들을 복층구조로 형성한다. 이렇게 하면, 상기 퓨즈라인 간격이 종래보다 증가되므로, 본 발명은, 퓨즈라인을 절단하는 블로윙 공정시 인접 퓨즈의 손상을 효과적으로 방지할 수 있다.First, the technical principle of the present invention will be briefly described. The present invention forms fuse lines in a multilayer structure when forming a fuse box of a semiconductor device. In this case, since the fuse line spacing is increased compared to the prior art, the present invention can effectively prevent the damage of the adjacent fuse during the blowing process of cutting the fuse line.

자세하게, 도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 퓨즈 박스 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.In detail, FIGS. 4A to 4D are cross-sectional views of processes for describing a method of forming a fuse box of a semiconductor device according to an exemplary embodiment of the present invention.

도 4a를 참조하면, 퓨즈 영역 및 패드 영역(미도시)을 포함하는 주변회로 영역과 셀 영역(미도시)으로 구획되고, 소정의 하지층을 구비한 반도체 기판(41)의 퓨즈 영역에 절연막(42)을 형성하고, 이어서, 상기 절연막(42) 상에 다수의 제1퓨즈라인(43)을 2열로 형성한다. 이때, 상기 제1퓨즈라인(43)들은, 최종 평면도인 도 5에 도시된 바와 같이, 지그재그 형태로 배치되며 점선으로 도시된 퓨즈라인이 제1퓨즈라인(43)을 나타낸다.Referring to FIG. 4A, an insulating film is divided into a peripheral circuit region including a fuse region and a pad region (not shown) and a cell region (not shown), and the fuse region of the semiconductor substrate 41 having a predetermined base layer. 42 is formed, and then a plurality of first fuse lines 43 are formed in two rows on the insulating film 42. In this case, the first fuse lines 43 are arranged in a zigzag form, as shown in FIG. 5, which is a final plan view, and the fuse lines shown in dotted lines represent the first fuse lines 43.

여기서, 상기 제1퓨즈라인(43)은 비트라인 형성시 비트라인과 동일한 재질로 형성하며, 최종 평면도인 도 5에 도시된 바와 같이, 반도체 기판 퓨즈영역의 동일 평면 상에 형성하되, 제2길이(L2)를 가지고 등간격을 유지하도록 형성된다. 그런 다음, 상기 제1퓨즈라인(43)을 덮도록 결과물 상에 제1층간절연막(44)을 형성한다.Here, the first fuse line 43 is formed of the same material as the bit line when the bit line is formed, as shown in Figure 5, the final plan view, is formed on the same plane of the semiconductor substrate fuse region, the second length It is formed to have an equal interval with (L2). Then, a first interlayer insulating film 44 is formed on the resultant to cover the first fuse line 43.

한편, 상기 제1퓨즈라인(43)은 플레이트 전극 형성시 플레이트 전극과 동일한 재질로 형성하는 방법도 가능하며, 또는, 제1금속배선 형성시 제1금속배선과 동일한 재질로 형성하는 방법도 가능하다.The first fuse line 43 may be formed of the same material as the plate electrode when the plate electrode is formed, or may be formed of the same material as the first metal wire when the first metal wire is formed. .

도 4b를 참조하면, 제1층간절연막(44) 내에 2열로 배치된 제1퓨즈라인(43)들 의 인접하는 일측단부들과 각각 콘택되는 다수의 제1콘택플러그(45)를 형성한다. 이어서, 상기 제1층간절연막(44) 상에 제1콘택플러그(45)와 일측단부가 콘택되도록 제2퓨즈라인(46)들을 형성한다.Referring to FIG. 4B, a plurality of first contact plugs 45 contacting one end portions of adjacent first fuse lines 43 arranged in two rows in the first interlayer insulating layer 44 are formed. Subsequently, second fuse lines 46 are formed on the first interlayer insulating layer 44 such that the first contact plug 45 and one side end thereof contact each other.

여기서, 상기 제2퓨즈라인(46)은 플레이트 전극 형성시 플레이트 전극과 동일한 재질로 형성하며, 최종 평면도인 도 5에 도시된 바와 같이, 반도체 기판 퓨즈영역의 동일 평면 상에 형성한다. 즉, 상기 제2퓨즈라인(46)은 제3길이(L3)를 가지고 제1퓨즈라인(43)이 형성되지 않은 부분에 배치되게 2열로 형성되며, 도 5에서 실선으로 도시된 퓨즈라인이 제2퓨즈라인(46)을 나타낸다.The second fuse line 46 is formed of the same material as the plate electrode when the plate electrode is formed, and is formed on the same plane of the semiconductor substrate fuse region as shown in FIG. That is, the second fuse line 46 is formed in two rows so as to be disposed at a portion having the third length L3 and the first fuse line 43 is not formed, and the fuse line shown in solid line in FIG. Two fuse lines 46 are shown.

한편, 상기 제1퓨즈라인(43)이 플레이트 전극의 형성시 함께 형성되었을 경우에는 상기 제2퓨즈라인(46)은 제1금속배선의 형성시 제1금속배선과 동일한 재질로 형성하며, 상기 제1퓨즈라인(43)이 제1금속배선의 형성시 함께 형성되었을 경우에는 상기 제2퓨즈라인(46)은 제2금속배선의 형성시 제2금속배선과 동일한 재질로 형성한다.Meanwhile, when the first fuse line 43 is formed together with the formation of the plate electrode, the second fuse line 46 is formed of the same material as the first metal wire when the first metal wire is formed. When the first fuse line 43 is formed together with the formation of the first metal wiring, the second fuse line 46 is formed of the same material as the second metal wiring when the second metal wiring is formed.

여기서, 상기 퓨즈 영역에 제2길이(L2)를 갖는 제1퓨즈라인(43) 및 제3길이(L3)를 갖는 제2퓨즈라인(46)를 형성하고 상기 제1 및 제2퓨즈라인(43,46)을 연결하는 제1콘택플러그(45)를 형성함으로써, 제1길이(L1)를 갖는 복층구조의 퓨즈라인(FL)이 형성된다. 다음으로, 상기 제2퓨즈라인(46)을 덮도록 제1층간절연막(44) 상에 제2층간절연막(47)을 형성한다.Here, a first fuse line 43 having a second length L2 and a second fuse line 46 having a third length L3 are formed in the fuse region, and the first and second fuse lines 43 are formed. By forming the first contact plug 45 connecting 46, 46, a fuse line FL having a first structure L1 having a first length L1 is formed. Next, a second interlayer insulating film 47 is formed on the first interlayer insulating film 44 to cover the second fuse line 46.

도 4c를 참조하면, 상기 제2층간절연막(44) 및 제1층간절연막(47) 내에 제1콘택플러그(45)와 콘택되지 않은 제1퓨즈라인(43)의 타측단부와 콘택되는 다수의 제2콘택플러그(48) 및 제2퓨즈라인(46)의 타측단부와 콘택되는 다수의 제3콘택플러그(49)를 형성한다. 그런 다음, 상기 제2층간절연막(47) 상에 제2콘택플러그(48) 및 제3콘택플러그(49)와 각각 콘택되는 금속배선(50)을 형성한다. 여기서, 상기 금속배선(50)은 제1금속배선 형성시 제1금속배선과 동일한 재질로 형성한다.Referring to FIG. 4C, the second interlayer insulating layer 44 and the first interlayer insulating layer 47 may be contacted with the other end of the first fuse line 43 not contacted with the first contact plug 45. A plurality of third contact plugs 49 are formed to contact the second end of the second contact plug 48 and the second fuse line 46. Then, a metal wiring 50 is formed on the second interlayer insulating film 47 to contact the second contact plug 48 and the third contact plug 49, respectively. Here, the metal wire 50 is formed of the same material as the first metal wire when the first metal wire is formed.

한편, 상기 제2퓨즈라인(46)이 제1금속배선의 형성시 함께 형성되었을 경우에는 상기 금속배선(50)은 제2금속배선 형성시 제2금속배선과 동일한 재질로 형성하며, 상기 제2퓨즈라인(46)이 제2금속배선의 형성시 함께 형성되었을 경우에는 상기 금속배선(50)은 제3금속배선 형성시 제3금속배선과 동일한 재질로 형성한다.Meanwhile, when the second fuse line 46 is formed together with the formation of the first metal wire, the metal wire 50 is formed of the same material as the second metal wire when the second metal wire is formed. When the fuse line 46 is formed together with the formation of the second metal wiring, the metal wiring 50 is formed of the same material as the third metal wiring when the third metal wiring is formed.

이어서, 상기 금속배선(50)을 덮도록 제2층간절연막(47) 상에 금속배선간 층간절연막으로서 제3층간절연막(51)을 형성한 다음, 상기 제3층간절연막(51) 상에 제1보호막(52) 및 제2보호막(53)을 차례로 형성한다.Subsequently, a third interlayer insulating film 51 is formed on the second interlayer insulating film 47 so as to cover the metal wiring 50, and then a first interlayer insulating film 51 is formed on the third interlayer insulating film 51. The protective film 52 and the second protective film 53 are sequentially formed.

도 4d를 참조하면, 상기 퓨즈영역의 제2보호막(53), 제1보호막(52), 제3층간절연막(51) 및 일두 두께의 제2층간절연막(47)을 식각하여 제2퓨즈라인(46) 상에 소정 두께, 약 2000Å 정도의 제2층간절연막(47)을 잔류시킨 리페어용 트렌치(T')를 형성한다.Referring to FIG. 4D, the second passivation layer 53, the first passivation layer 52, the third interlayer insulation layer 51, and the second interlayer insulation layer 47 having one or two thicknesses are etched to form a second fuse line ( A trench T 'for repair in which the second interlayer insulating film 47 of a predetermined thickness and about 2000 mW is left is formed on 46.

이때, 상기 트렌치(T')는 제1콘택플러그(45) 상의 제2층간절연막(47), 제3층간절연막(51), 제1보호막(52) 및 제2보호막(53) 부분은 식각되지 않도록 2개의 트렌치를 형성한다. 한편, 도시하지는 않았지만, 제2퓨즈라인(46) 상에 1개의 트렌치(T')를 형성하는 방법도 가능하다.In this case, the trench T 'may not be etched from the second interlayer insulating layer 47, the third interlayer insulating layer 51, the first protective layer 52, and the second protective layer 53 on the first contact plug 45. To form two trenches. Although not shown, a method of forming one trench T 'on the second fuse line 46 is also possible.

다음으로, 도시하지는 않았지만, 상기 결과물 전면 상에 리페어용 트렌 치(T')를 매립하도록 칩 보호용 픽스막(PIX)을 형성하고, 상기 픽스막(PIX)을 열공정을 통해 치밀화한 후, 리페어용 트렌치(T') 상에 형성된 픽스막(PIX) 부분을 제거한다.Next, although not shown, a chip protection fix film PIX is formed on the entire surface of the resultant trench to fill the trench T ', and the fix film PIX is densified through a thermal process. The portion of the fix film PIX formed on the trench T 'is removed.

도 5는 도 4d에 대응하는 평면도로서, 도시된 바와 같이, 상기 퓨즈라인(FL)들은 D2만큼의 퓨즈라인 간격을 두고 형성되며, 종래의 퓨즈라인 간격(D1)보다 넓은 퓨즈라인 간격(D2)를 갖는다. 따라서, 상기 퓨즈라인(FL) 절단하는 블로윙 공정시 인접 퓨즈의 어택 및 손상을 효과적으로 방지하여 리페어 효율을 개선할 수 있으며, 이를 통해, 소자의 신뢰성을 향상시킬 수 있다.FIG. 5 is a plan view corresponding to FIG. 4D. As shown, the fuse lines FL are formed at a fuse line interval of D2, and are wider than the conventional fuse line interval D1. Has Therefore, in the blowing process of cutting the fuse line FL, it is possible to effectively prevent the attack and damage of the adjacent fuse, thereby improving the repair efficiency, thereby improving the reliability of the device.

이와 같이, 본 발명의 반도체 소자의 퓨즈 박스는 다수개의 퓨즈라인과, 상기 퓨즈라인을 덮도록 형성된 절연막 및 상기 절연막 상에 퓨즈라인의 양측단과 콘택되게 형성된 배선을 포함하는 반도체 소자의 퓨즈 박스에 있어서, 상기 퓨즈라인들은 복층구조로 형성함으로써, 단일층에 퓨즈라인 전부를 형성시키는 종래의 경우 보다 퓨즈라인 간격이 상대적으로 증가된 것을 특징으로 한다.As described above, the fuse box of the semiconductor device of the present invention includes a plurality of fuse lines, an insulating film formed to cover the fuse line, and a wiring line formed on the insulating film in contact with both ends of the fuse line. In addition, the fuse lines are formed in a multilayer structure, so that the fuse line spacing is relatively increased than in the conventional case of forming all the fuse lines in a single layer.

한편, 본 발명의 실시예에서는 상기 퓨즈라인을 제1 및 제2퓨즈라인으로 구성하여 퓨즈라인 간격을 증가시켰지만, 본 발명의 다른 실시예에서는 퓨즈라인을 2개 이상의 퓨즈라인으로 구성하여 퓨즈라인 간격을 증가시키는 것도 가능하다.Meanwhile, in the embodiment of the present invention, the fuse line is increased by configuring the fuse line as the first and second fuse lines, but in another embodiment of the present invention, the fuse line is formed by using two or more fuse lines. It is also possible to increase the.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 반도체 소자의 퓨즈라인을 복층구조로 형성함으로써, 퓨즈라인 간격을 종래보다 증가시켜 퓨즈 블로윙(Blowing)시 인접 퓨즈의 손상을 효과적으로 억제할 수 있다. 그러므로, 본 발명은 퓨즈 절단시 유발되는 인접 퓨즈의 절단을 방지하여 소자의 신뢰성을 개선할 수 있으며, 리페어 효율을 향상시킬 수 있다.As described above, according to the present invention, by forming a fuse line of a semiconductor device in a multilayer structure, the fuse line spacing can be increased than before, so that damage to adjacent fuses can be effectively suppressed during fuse blowing. Therefore, the present invention can improve the reliability of the device by preventing the cutting of adjacent fuses caused when the fuse is cut, and the repair efficiency can be improved.

또한, 본 발명은 동일 면적 내에 종래보다 많은 수의 퓨즈라인들을 형성시킬 수 있으므로, 퓨즈 영역의 면적을 종래보다 감소시켜 퓨즈 영역 이외의 주변회로 영역에서의 공정마진을 개선할 수 있으며, 이를 통해, 생산비용을 절감할 수 있다.In addition, since the present invention can form a larger number of fuse lines in the same area than the conventional one, it is possible to improve the process margin in the peripheral circuit area other than the fuse area by reducing the area of the fuse area than the conventional one, The production cost can be reduced.

Claims (1)

제1길이를 가지면서 등간격으로 배치되는 다수의 퓨즈라인 및 상기 퓨즈라인의 양측단부들과 각각 콘택되는 배선을 포함하는 반도체 소자의 퓨즈 박스 형성방법에 있어서,In the method of forming a fuse box of a semiconductor device comprising a plurality of fuse lines having a first length and arranged at equal intervals and wires in contact with both ends of the fuse line, respectively, 반도체 기판의 퓨즈 영역 상에 제1길이 보다 작은 제2길이이고 등간격을 유지하면서 지그재그 형태로 배치되게 2열로 다수의 제1퓨즈라인을 형성하는 단계;Forming a plurality of first fuse lines in two rows on the fuse region of the semiconductor substrate so as to be arranged in a zigzag shape with a second length smaller than the first length and maintaining equal intervals; 상기 제1퓨즈라인을 덮도록 결과물 상에 제1층간절연막을 형성하는 단계;Forming a first interlayer insulating film on the resultant to cover the first fuse line; 상기 제1층간절연막 내에 2열로 배치된 제1퓨즈라인들의 인접하는 일측단부들과 각각 콘택되는 다수의 제1콘택플러그를 형성하는 단계;Forming a plurality of first contact plugs respectively contacting adjacent end portions of the first fuse lines arranged in two rows in the first interlayer insulating film; 상기 제1층간절연막 상에 일측단부가 제1콘택플러그와 콘택되면서 제1퓨즈라인을 포함하여 제1길이를 갖도록 하는 제3길이를 가지고 제1퓨즈라인이 형성되지 않은 부분에 배치되게 2열로 다수의 제2퓨즈라인을 형성하는 단계;A plurality of rows are arranged on the first interlayer insulating layer so that one side end thereof is in contact with the first contact plug and is disposed in a portion where the first fuse line is not formed, and has a third length to have a first length including the first fuse line. Forming a second fuse line; 상기 제2퓨즈라인을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계;Forming a second interlayer insulating film on the first interlayer insulating film to cover the second fuse line; 상기 제2 및 제1층간절연막 내에 제1콘택플러그와 콘택되지 않은 제1퓨즈라인의 타측단부 및 제2퓨즈라인의 타측단부와 각각 콘택되는 다수의 제2콘택플러그 및 제3콘택플러그를 형성하는 단계; 및Forming a plurality of second contact plugs and third contact plugs respectively contacting the other end of the first fuse line and the other end of the second fuse line which are not in contact with the first contact plug in the second and first interlayer insulating layers; step; And 상기 제2층간절연막 상에 제2콘택플러그 및 제3콘택플러그와 각각 콘택되는 배선을 형성하는 단계;Forming wirings on the second interlayer insulating layer to contact the second contact plug and the third contact plug, respectively; 를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 박스 형성방법.A fuse box forming method of a semiconductor device comprising a.
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