KR20080027078A - Fuse box of semiconductor device and method for forming the same - Google Patents

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KR20080027078A KR1020060092532A KR20060092532A KR20080027078A KR 20080027078 A KR20080027078 A KR 20080027078A KR 1020060092532 A KR1020060092532 A KR 1020060092532A KR 20060092532 A KR20060092532 A KR 20060092532A KR 20080027078 A KR20080027078 A KR 20080027078A
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Abstract

A fuse box of a semiconductor device and a forming method thereof are provided to prevent a crack produced at a blowing process from proceeding to an adjacent fuse. A lower structure is formed on a semiconductor substrate(31), and a first interlayer dielectric(32) is formed to cover the lower structure. A second interlayer dielectric(34) is formed on the first interlayer dielectric, and a fuse(37) composed of a TiN layer(35) and a polysilicon layer(36) is formed on the second interlayer dielectric. A third interlayer dielectric(38) is formed on the second interlayer dielectric comprising the fuse. A contact plug(39) is formed in the third and second interlayer dielectrics, and has a width larger than that of the fuse to penetrate the fuse. A metal interconnection(40) is formed on the third interlayer dielectric to be connected to the contact plug.

Description

반도체 소자의 퓨즈 박스 및 그의 형성방법{FUSE BOX OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}Fuse box of semiconductor device and method for forming thereof {FUSE BOX OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

도 1은 종래 기술에 따른 반도체 소자의 퓨즈박스를 설명하기 위한 단면도.1 is a cross-sectional view for explaining a fuse box of a semiconductor device according to the prior art.

도 2는 종래의 문제점을 보여주는 반도체 소자의 사진.Figure 2 is a photograph of a semiconductor device showing a conventional problem.

도 3a 내지 도 3b는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 설명하기 위한 단면도.3A to 3B are cross-sectional views illustrating a fuse box of a semiconductor device in accordance with an embodiment of the present invention.

도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스 형성방법을 설명하기 위한 공정별 단면도.4A to 4F are cross-sectional views of processes for describing a method of forming a fuse box of a semiconductor device according to an exemplary embodiment of the present invention.

도 5는 본 발명의 효과를 설명하기 위한 반도체 소자의 단면도.5 is a cross-sectional view of a semiconductor device for explaining the effects of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

31 : 반도체 기판 32 : 제1층간절연막31 semiconductor substrate 32 first interlayer insulating film

33 : 비트라인 34 : 제2층간절연막33: bit line 34: second interlayer insulating film

35 : TiN막 35a : 산화된 TiN막35 TiN film 35a Oxidized TiN film

36 : 폴리실리콘막 37 : 퓨즈36 polysilicon film 37 fuse

38 : 제3층간절연막 39 : 콘택 플러그38: third interlayer insulating film 39: contact plug

40 : 금속배선40: metal wiring

본 발명은 반도체 소자의 퓨즈박스 및 그의 형성방법에 관한 것으로, 보다 상세하게는, 크랙으로 인한 인접 퓨즈의 페일을 방지할 수 있는 반도체 소자의 퓨즈박스 및 그의 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fuse box of a semiconductor device and a method of forming the same, and more particularly, to a fuse box and a method of forming a semiconductor device capable of preventing a failure of an adjacent fuse due to a crack.

반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(Fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting : EDS)을 수행한다.A semiconductor device mainly includes a fabrication (FAB) process of repeatedly forming a circuit pattern set on a silicon substrate to form cells having an integrated circuit, and packaging the substrate on which the cells are formed in a chip unit (Chip). Packaging and assembly process. In addition, a process for inspecting electrical characteristics of cells formed on the substrate is performed between the fabrication process and the assembly process.

상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는 가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생하기 위함이다.The inspection step is a step of determining whether the cells formed on the substrate have an electrically good state or a bad state. This is to reduce the effort and cost consumed in the assembly process by removing the cells having a bad state through the inspection process before performing the assembly process. In order to detect the cells having the defective state at an early stage and regenerate them through a repair process.

여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.Here, the repair process will be described in more detail as follows.

반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 제조 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여 분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 레이저를 이용해서 상기 퓨즈들 중 특정 퓨즈를 절단하는 퓨즈 블로윙(Blowing) 공정을 수행함으로써 리페어할 셀들의 위치 정보를 생성하는 것이다.Redundancy cells are added to replace defective devices or circuits in the design of devices for the purpose of improving the manufacturing yield of devices in the event of a defect in the semiconductor device manufacturing process, and connecting such extra cells to the integrated circuit. In order to make a fuse together, the repair process is a process in which a cell, which has been found to be defective through an inspection process, is connected to a spare cell embedded in a chip using the fuse to be regenerated. That is, location information of cells to be repaired is generated by performing a fuse blowing process of cutting a specific one of the fuses using a laser.

한편, 종래에는 상기 퓨즈를 형성하기 위한 방법으로서 다결정 폴리실리콘막으로 형성하는 방법이 사용되었지만, 이후, 리플레쉬 마진(Refresh Margin)을 확보하고자 TiN막과 폴리실리콘막의 적층 구조로 형성하는 방법을 적용하게 되었다.Meanwhile, a method of forming a polycrystalline polysilicon film is conventionally used as a method for forming the fuse, but then, a method of forming a stacked structure of a TiN film and a polysilicon film is applied to secure a refresh margin. Was done.

이하에서는, 도 1을 참조하여 종래의 TiN막과 폴리실리콘막의 적층 구조로 이루어진 금속 퓨즈를 포함한 반도체 소자의 퓨즈박스를 설명하도록 한다.Hereinafter, a fuse box of a semiconductor device including a metal fuse having a laminated structure of a conventional TiN film and a polysilicon film will be described with reference to FIG. 1.

도 1을 참조하면, 종래의 퓨즈박스는 반도체 기판(11) 퓨즈 영역 상에 형성된 제1층간절연막(12), 상기 제1층간절연막(12) 상에 형성된 퓨즈(15), 상기 퓨즈(15)를 포함한 제1층간절연막(12) 상에 퓨즈(15)를 덮도록 형성된 제2층간절연막(16), 상기 제2층간절연막(16)과 제1층간절연막(12) 내에 상기 퓨즈(15)와 콘택되게 형성된 콘택 플러그(17) 및 상기 제2층간절연막(16) 상에 콘택 플러그(17)와 콘택되도록 형성된 금속배선(18)으로 구성된다.Referring to FIG. 1, a conventional fuse box includes a first interlayer insulating layer 12 formed on a semiconductor substrate 11 fuse region, a fuse 15 formed on the first interlayer insulating layer 12, and the fuse 15. The fuse 15 and the second interlayer insulating film 16 and the second interlayer insulating film 16 and the first interlayer insulating film 12 formed on the first interlayer insulating film 12 to cover the fuse 15. A contact plug 17 formed to be in contact with each other and a metal wiring 18 formed to contact the contact plug 17 on the second interlayer insulating layer 16 are formed.

여기서, 상기 퓨즈(15)는 TiN막(13)과 폴리실리콘막(14)의 적층막으로 이루어진다.Here, the fuse 15 is formed of a laminated film of the TiN film 13 and the polysilicon film 14.

이후, 도시하지는 않았으나, 레이저를 이용해서 특정 퓨즈를 절단하는 퓨즈 블로윙(Blowing) 공정 및 신뢰성 평가를 포함하는 리페어 공정을 수행한다. Then, although not shown, a repair process including a fuse blowing process and a reliability evaluation for cutting a specific fuse using a laser is performed.

여기서, 상기 블로윙 공정시 절단된 퓨즈의 TiN막과 폴리실리콘막이 공기 중으로 노출되는데, 상기 리페어 공정 후에 수행되는 후속 신뢰성 평가시 상기 절단된 곳을 통해 습기가 침투하여 블로윙된 퓨즈의 TiN막이 산화되며 저항이 증가한다.Here, the TiN film and the polysilicon film of the fuse blown during the blowing process are exposed to the air. In the subsequent reliability evaluation performed after the repair process, moisture penetrates through the cut place and the TiN film of the blown fuse is oxidized and resisted. This increases.

그러나, 전술한 종래기술의 경우에는 산화된 TiN막의 부피가 팽창하여, 도 2에 도시된 바와 같이, 제1 및 제2층간절연막 계면에 틈이 형성되는 크랙(Crack)이 발생하며, 상기 크랙으로 인해 블로윙되지 않은 인접 퓨즈의 TiN막이 산화되어 마치 블로윙된 것처럼 잘못 인식되는 페일이 유발된다는 문제점이 있다.However, in the above-described prior art, the volume of the oxidized TiN film expands, and as shown in FIG. 2, cracks are formed in which gaps are formed at the interface between the first and second interlayer insulating films. As a result, the TiN film of the adjacent non-blowed fuses is oxidized to cause a failing misrecognition as if blown.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 크랙으로 인한 인접 퓨즈의 페일을 방지할 수 있는 반도체 소자의 퓨즈박스 및 그의 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a fuse box of a semiconductor device and a method of forming the same, which are devised to solve the conventional problems as described above, which can prevent a failure of an adjacent fuse due to a crack.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 퓨즈박스는, 하부 구조물이 형성되고, 상기 하부 구조물을 덮도록 제1층간절연막이 형성된 반도체 기판; 상기 제1층간절연막 상에 형성된 제2층간절연막; 상기 제2층간절연막 상에 TiN막과 폴리실리콘막의 적층막 구조로 형성된 퓨즈; 상기 퓨즈를 포함한 제2층간절연막 상에 형성된 제3층간절연막; 상기 제3 및 제2층간절연막 내에 형성되며, 상기 퓨즈의 폭 보다 큰 폭을 갖고 상기 퓨즈를 관통하도록 형성된 콘택 플러그; 및 상기 제3층간절연막 상에 상기 콘택 플러그와 연결되게 형성된 금속배선;을 포함하 는 것을 특징으로 한다.The fuse box of the semiconductor device of the present invention for achieving the above object, the lower substrate is formed, the semiconductor substrate formed with a first interlayer insulating film to cover the lower structure; A second interlayer insulating film formed on the first interlayer insulating film; A fuse formed on the second interlayer insulating film in a stacked film structure of a TiN film and a polysilicon film; A third interlayer insulating film formed on the second interlayer insulating film including the fuse; A contact plug formed in the third and second interlayer insulating films and having a width greater than that of the fuse and penetrating the fuse; And a metal wire formed on the third interlayer insulating film to be connected to the contact plug.

여기서, 상기 콘택 플러그 하부의 제1층간절연막 부분 상에 상기 콘택 플러그가 반도체 기판 활성 영역에 도달하는 것을 방지하도록 형성된 비트라인을 더 포함하는 것을 특징으로 한다.The semiconductor device may further include a bit line formed on the portion of the first interlayer insulating layer under the contact plug to prevent the contact plug from reaching the semiconductor substrate active region.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 퓨즈박스 형성방법은, 하부 구조물이 형성된 반도체 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 상에 TiN막과 폴리실리콘막의 적층막 구조로 이루어진 퓨즈를 형성하는 단계; 상기 퓨즈를 포함한 제2층간절연막 상에 제3층간절연막을 형성하는 단계; 상기 제3 및 제2층간절연막 내에 퓨즈의 폭 보다 큰 폭을 갖고 상기 퓨즈를 관통하는 콘택 플러그를 형성하는 단계; 및 상기 제3층간절연막 상에 상기 콘택 플러그와 연결되는 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 한다.In addition, the fuse box forming method of the semiconductor device of the present invention for achieving the above object comprises the steps of: forming a first interlayer insulating film on a semiconductor substrate formed with a lower structure; Forming a second interlayer insulating film on the first interlayer insulating film; Forming a fuse having a stacked structure of a TiN film and a polysilicon film on the second interlayer insulating film; Forming a third interlayer insulating film on the second interlayer insulating film including the fuse; Forming a contact plug in the third and second interlayer insulating films and having a width greater than that of the fuse and penetrating the fuse; And forming a metal wire connected to the contact plug on the third interlayer insulating film.

여기서, 상기 제2층간절연막을 형성하는 단계 전, 상기 콘택 플러그 하부의 제1층간절연막 부분 상에 상기 콘택 플러그가 반도체 기판 활성 영역에 도달하는 것을 방지하도록 기능하는 비트라인을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.Wherein before forming the second interlayer insulating film, forming a bit line on the portion of the first interlayer insulating film under the contact plug to prevent the contact plug from reaching a semiconductor substrate active region. It is characterized by including.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은, 반도체 기판 의 층간절연막 상에 TiN막과 폴리실리콘막의 적층막으로 이루어진 금속퓨즈를 형성한 다음, 상기 금속퓨즈의 폭보다 넓은 폭으로 콘택 플러그를 형성한다.First, the technical principle of the present invention will be briefly described. In the present invention, a metal fuse made of a laminated film of a TiN film and a polysilicon film is formed on an interlayer insulating film of a semiconductor substrate. Form a contact plug.

이렇게 하면, 상기 콘택 플러그가 금속퓨즈를 폭 방향에서 감싸도록 형성되므로, 블로윙 공정 및 신뢰성 평가로 인해 크랙이 발생하더라도 상기 크랙으로 인한 TiN막의 산화가 블로윙되지 않은 인접 퓨즈로 진행되는 것을 차단할 수 있으며, 따라서, 상기 크랙으로 인해 유발되는 인접 퓨즈의 페일을 방지할 수 있다.In this case, since the contact plug is formed to surround the metal fuse in the width direction, even if a crack occurs due to the blowing process and the reliability evaluation, the oxidation of the TiN film due to the crack may be prevented from proceeding to an adjacent non-blowing fuse. Therefore, it is possible to prevent the failure of the adjacent fuse caused by the crack.

자세하게, 도 3a 내지 도 3b를 참조하여 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 설명하도록 한다.In detail, the fuse box of the semiconductor device according to the embodiment of the present invention will be described with reference to FIGS. 3A to 3B.

도 3a를 참조하면, 본 발명에 따른 반도체 소자의 퓨즈박스는, 하부 구조물(도시안됨)이 형성되고, 상기 하부 구조물을 덮도록 제1층간절연막(32)이 형성된 반도체 기판(31), 상기 제1층간절연막(32) 상에 형성된 제2층간절연막(34), 상기 제2층간절연막(34) 상에 TiN막(35)과 폴리실리콘막(36)의 적층막 구조로 형성된 퓨즈(37), 상기 퓨즈(37)를 포함한 제2층간절연막(34) 상에 형성된 제3층간절연막(38), 상기 제3 및 제2층간절연막(38,34) 내에 형성되며, 상기 퓨즈(37)의 폭 보다 큰 폭을 갖고 상기 퓨즈(37)를 관통하도록 형성된 콘택 플러그(39) 및 상기 제3층간절연막(38) 상에 상기 콘택 플러그(39)와 연결되게 형성된 금속배선(40)으로 구성되어 있다.Referring to FIG. 3A, a fuse box of a semiconductor device according to the present invention includes a semiconductor substrate 31 having a lower structure (not shown) and a first interlayer insulating layer 32 formed to cover the lower structure. A second interlayer insulating film 34 formed on the first interlayer insulating film 32, a fuse 37 formed of a laminated film structure of the TiN film 35 and the polysilicon film 36 on the second interlayer insulating film 34, The third interlayer insulating film 38 formed on the second interlayer insulating film 34 including the fuse 37 and the third and second interlayer insulating films 38 and 34 are formed, and the width of the fuse 37 is greater than the width of the fuse 37. The contact plug 39 has a large width and is formed to penetrate the fuse 37, and a metal wiring 40 formed on the third interlayer insulating film 38 to be connected to the contact plug 39.

도 3b는, 도 3a에 도시된 퓨즈박스의 폭 방향에 따른 단면도로서, 도시된 바와 같이, 퓨즈(37) 보다 큰 폭을 갖는 콘택 플러그(39)가 상기 퓨즈(37)를 폭 방향에서 감싸도록 형성된다. FIG. 3B is a cross-sectional view along the width direction of the fuse box shown in FIG. 3A, and as shown, a contact plug 39 having a width larger than that of the fuse 37 wraps the fuse 37 in the width direction. Is formed.

이때, 상기 콘택 플러그(39) 하부의 제1층간절연막(34) 부분 상에는 상기 콘택 플러그(39)가 반도체 기판(32) 활성 영역에 도달하는 것을 방지하도록 기능하는 비트라인(33)이 형성된다.In this case, a bit line 33 is formed on the portion of the first interlayer insulating layer 34 under the contact plug 39 to prevent the contact plug 39 from reaching the active region of the semiconductor substrate 32.

이후, 레이저를 이용해서 상기 퓨즈를 절단하는 퓨즈 블로윙(Blowing) 공정을 포함하는 리페어 공정 및 후속 신뢰성 평가를 수행한다. Thereafter, a repair process including a fuse blowing process of cutting the fuse using a laser and a subsequent reliability evaluation are performed.

여기서, 본 발명은 퓨즈(37) 보다 큰 폭을 갖는 콘택 플러그(39)가 상기 퓨즈(37)를 감싸도록 형성됨으로써, 도 3a에 도시된 바와 같이, 신뢰성 평가시 침투된 습기로 인해 산화된 TiN막(35a)이 형성되어 크랙이 발생하더라도 상기 크랙이 인접 퓨즈로 진행되지 않으므로 인접 퓨즈의 페일을 방지할 수 있다.Here, the present invention is formed by the contact plug 39 having a larger width than the fuse 37 to surround the fuse 37, as shown in Figure 3a, TiN oxidized due to the moisture infiltrated during reliability evaluation Even if the film 35a is formed to cause cracks, the cracks do not proceed to the adjacent fuses, thereby preventing the adjacent fuses from failing.

이하에서는, 도 4a 내지 도 4f를 참조하여 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스 형성방법을, 보다 상세하게, 설명하도록 한다.Hereinafter, a method of forming a fuse box of a semiconductor device according to an exemplary embodiment of the present invention will be described in more detail with reference to FIGS. 4A to 4F.

도 4a를 참조하면, 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(31) 상에 상기 하부 구조물들을 덮도록 제1층간절연막(32)을 형성한다. 그 다음, 상기 제1층간절연막(32) 상에 비트라인(33)을 형성한다. 여기서, 상기 비트라인(33)은 후속으로 형성될 콘택 플러그가 반도체 기판(31) 활성 영역에 도달하는 것을 방지할 수 있도록 형성하는 것이다.Referring to FIG. 4A, a first interlayer insulating layer 32 is formed on the semiconductor substrate 31 on which a predetermined lower structure (not shown) is formed to cover the lower structures. Next, a bit line 33 is formed on the first interlayer insulating film 32. Here, the bit line 33 is formed to prevent the contact plug to be subsequently formed from reaching the active region of the semiconductor substrate 31.

도 4b를 참조하면, 상기 비트라인(33)이 형성된 제1층간절연막(32) 상에 비트라인(33)을 덮도록 제2층간절연막(34)을 형성한다.Referring to FIG. 4B, a second interlayer insulating layer 34 is formed on the first interlayer insulating layer 32 on which the bit line 33 is formed to cover the bit line 33.

도 4c를 참조하면, 상기 제2층간절연막(34) 상에 TiN막(35)과 폴리실리콘막(36)을 차례로 증착한 후, 상기 폴리실리콘막(36)과 TiN막(35)을 패터닝하여 폴 리실리콘막(36)과 TiN막(35)의 적층막 구조로 이루어진 퓨즈(37)를 형성한다.Referring to FIG. 4C, after the TiN film 35 and the polysilicon film 36 are sequentially deposited on the second interlayer insulating film 34, the polysilicon film 36 and the TiN film 35 are patterned. A fuse 37 having a laminated film structure of the polysilicon film 36 and the TiN film 35 is formed.

도 4d를 참조하면, 상기 퓨즈(37)를 포함한 제2층간절연막(34) 상에 상기 퓨즈(37)를 덮도록 제3층간절연막(38)을 형성한다.Referring to FIG. 4D, a third interlayer insulating film 38 is formed on the second interlayer insulating film 34 including the fuse 37 to cover the fuse 37.

도 4e를 참조하면, 상기 제3 및 제2층간절연막(38,34)과 퓨즈(37)를 식각하 상기 퓨즈(37) 보다 큰 폭을 갖는 콘택홀(H)을 형성한다. 계속해서, 상기 콘택홀(H)을 매립하도록 금속막을 증착한 다음, 이를 CMP하여 퓨즈(37)를 관통하는 콘택 플러그(39)를 형성한다.Referring to Figure 4e, to form a contact hole (H) having a third and a second width larger than the inter-layer insulating film (38,34) and said fuse (37) to open the expression SIR fuse (37). Subsequently, a metal film is deposited to fill the contact hole H, and then CMP is formed to form a contact plug 39 penetrating the fuse 37.

도 4f를 참조하면, 상기 제3층간절연막(38) 상에 금속막을 증착한 후, 상기 금속막을 식각하여 상기 콘택 플러그(39)와 연결되는 금속배선(40)을 형성한다.Referring to FIG. 4F, after depositing a metal film on the third interlayer insulating film 38, the metal film is etched to form a metal wiring 40 connected to the contact plug 39.

이후, 레이저를 이용해서 상기 퓨즈를 절단하는 퓨즈 블로윙(Blowing) 공정을 포함하는 리페어 공정 및 후속 신뢰성 평가를 수행한다. Thereafter, a repair process including a fuse blowing process of cutting the fuse using a laser and a subsequent reliability evaluation are performed.

도 5는 상기 블로윙 공정 및 신뢰성 평가가 수행된 결과를 보여주는 반도체 소자의 단명도로서, 도시된 바와 같이, 상기 신뢰성 평가시 블로윙된 퓨즈의 절단된 곳을 통해 습기가 침투하여 산화된 TiN막(35a)이 형성된다.FIG. 5 is a short-live view of a semiconductor device showing the results of the blowing process and the reliability evaluation. As illustrated, the TiN film 35a oxidized by penetration of moisture through the cutout of the blown fuse during the reliability evaluation. ) Is formed.

여기서, 본 발명은 상기 산화된 TiN막(35a)으로 인해 크랙이 발생하더라도, 퓨즈(37)를 폭 방향에서 감싸도록 형성된 콘택 플러그(39)가 상기 크랙이 블로윙되지 않은 인접 퓨즈로 진행되는 것을 차단하는 역할을 하므로, 상기 인접 퓨즈가 블로윙된 것처럼 잘못 인식되는 페일을 방지할 수 있다.Here, in the present invention, even if a crack occurs due to the oxidized TiN film 35a, the contact plug 39 formed to surround the fuse 37 in the width direction prevents the crack from proceeding to an adjacent fuse not blown. Since the adjacent fuse is blown, it is possible to prevent a falsely recognized mistake.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 콘택 플러그를 퓨즈 보다 큰 폭을 갖도록 형성함으로써, 블로윙 공정 및 신뢰성 평가시 발생된 크랙이 블로윙되지 않은 인접 퓨즈로 진행되는 것을 방지할 수 있다.As described above, according to the present invention, by forming the contact plug to have a larger width than the fuse, it is possible to prevent the crack generated during the blowing process and the reliability evaluation from proceeding to the non-blowing adjacent fuse.

따라서, 본 발명은 상기 크랙으로 인해 유발되는 인접 퓨즈의 페일을 방지할 수 있다.Therefore, the present invention can prevent the failing of the adjacent fuse caused by the crack.

Claims (4)

하부 구조물이 형성되고, 상기 하부 구조물을 덮도록 제1층간절연막이 형성된 반도체 기판;A semiconductor substrate having a lower structure formed thereon and having a first interlayer dielectric layer formed to cover the lower structure; 상기 제1층간절연막 상에 형성된 제2층간절연막;A second interlayer insulating film formed on the first interlayer insulating film; 상기 제2층간절연막 상에 TiN막과 폴리실리콘막의 적층막 구조로 형성된 퓨즈;A fuse formed on the second interlayer insulating film in a stacked film structure of a TiN film and a polysilicon film; 상기 퓨즈를 포함한 제2층간절연막 상에 형성된 제3층간절연막;A third interlayer insulating film formed on the second interlayer insulating film including the fuse; 상기 제3 및 제2층간절연막 내에 형성되며, 상기 퓨즈의 폭 보다 큰 폭을 갖고 상기 퓨즈를 관통하도록 형성된 콘택 플러그; 및A contact plug formed in the third and second interlayer insulating films and having a width greater than that of the fuse and penetrating the fuse; And 상기 제3층간절연막 상에 상기 콘택 플러그와 연결되게 형성된 금속배선;A metal wiring formed on the third interlayer insulating film to be connected to the contact plug; 을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스.A fuse box of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 콘택 플러그 하부의 제1층간절연막 부분 상에 상기 콘택 플러그가 반도체 기판 활성 영역에 도달하는 것을 방지하도록 형성된 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스.And a bit line formed on the portion of the first interlayer insulating layer under the contact plug to prevent the contact plug from reaching the active region of the semiconductor substrate. 하부 구조물이 형성된 반도체 기판 상에 제1층간절연막을 형성하는 단계;Forming a first interlayer insulating film on a semiconductor substrate on which a lower structure is formed; 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계;Forming a second interlayer insulating film on the first interlayer insulating film; 상기 제2층간절연막 상에 TiN막과 폴리실리콘막의 적층막 구조로 이루어진 퓨즈를 형성하는 단계;Forming a fuse having a stacked structure of a TiN film and a polysilicon film on the second interlayer insulating film; 상기 퓨즈를 포함한 제2층간절연막 상에 제3층간절연막을 형성하는 단계;Forming a third interlayer insulating film on the second interlayer insulating film including the fuse; 상기 제3 및 제2층간절연막 내에 퓨즈의 폭 보다 큰 폭을 갖고 상기 퓨즈를 관통하는 콘택 플러그를 형성하는 단계; 및Forming a contact plug in the third and second interlayer insulating films and having a width greater than that of the fuse and penetrating the fuse; And 상기 제3층간절연막 상에 상기 콘택 플러그와 연결되는 금속배선을 형성하는 단계;Forming a metal wiring connected to the contact plug on the third interlayer insulating film; 를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.A fuse box forming method of a semiconductor device comprising a. 제 3 항에 있어서,The method of claim 3, wherein 상기 제2층간절연막을 형성하는 단계 전, 상기 콘택 플러그 하부의 제1층간절연막 부분 상에 상기 콘택 플러그가 반도체 기판 활성 영역에 도달하는 것을 방지하도록 기능하는 비트라인을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.Before forming the second interlayer insulating film, forming a bit line on the portion of the first interlayer insulating film under the contact plug to function to prevent the contact plug from reaching a semiconductor substrate active region; A method for forming a fuse box of a semiconductor device, characterized in that.
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