KR100929627B1 - Fuse box of semiconductor device and forming method thereof - Google Patents

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Abstract

본 발명은 크랙(Crack)으로 인해 유발되는 인접 퓨즈의 페일을 방지할 수 있는 반도체 소자의 퓨즈박스 및 그의 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 퓨즈박스는, 퓨즈 형성 영역을 가지며, 상기 퓨즈 형성 영역이 제1영역과 상기 제1영역 양측의 제2영역들 및 상기 각 제2영역 외측의 제3영역으로 구획된 반도체 기판; 상기 기판 상에 형성되며, 제2영역들에 대응해서 각각 홀이 구비된 제1층간절연막; 상기 홀의 측벽 상에 형성된 크랙 차단막; 상기 크랙 차단막을 포함한 홀 및 제1층간절연막 상에 형성된 퓨즈; 상기 퓨즈를 포함한 제1층간절연막 상에 형성된 제2층간절연막; 상기 제2층간절연막 내에 상기 홀 내에 형성된 퓨즈 부분과 콘택하도록 형성된 플러그; 및 상기 제2층간절연막 상에 플러그와 콘택하도록 형성된 금속배선;을 포함하는 것을 특징으로 한다.The present invention discloses a fuse box of a semiconductor device and a method of forming the same, which can prevent a failure of an adjacent fuse caused by a crack. The fuse box of the disclosed semiconductor device has a fuse formation region, and the fuse formation region is divided into a first region, second regions on both sides of the first region, and a third region outside each of the second regions. Semiconductor substrates; A first interlayer dielectric layer formed on the substrate and having holes corresponding to the second regions, respectively; A crack blocking film formed on the sidewall of the hole; A fuse formed on the hole including the crack blocking layer and the first interlayer insulating layer; A second interlayer insulating film formed on the first interlayer insulating film including the fuse; A plug formed to contact the fuse portion formed in the hole in the second interlayer insulating film; And a metal wire formed on the second interlayer insulating film to contact the plug.

Description

반도체 소자의 퓨즈박스 및 그의 형성방법{FUSE BOX OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}Fuse box of semiconductor device and method for forming thereof {FUSE BOX OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

도 1은 종래 기술에 따른 반도체 소자의 퓨즈박스에서 인접 퓨즈의 페일을 보여주는 사진.1 is a photograph showing a fail of an adjacent fuse in a fuse box of a semiconductor device according to the prior art.

도 2는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 설명하기 위한 단면도.2 is a cross-sectional view illustrating a fuse box of a semiconductor device in accordance with an embodiment of the present invention.

도 3a 내지 도 3i는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스 형성방법을 설명하기 위한 공정별 단면도.3A to 3I are cross-sectional views illustrating processes for forming a fuse box of a semiconductor device according to an exemplary embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

200,300 : 반도체 기판 202,302 : 절연막200,300 semiconductor substrate 202,302 insulating film

204,304 : 식각정지막 206,306 : 제1층간절연막204,304 Etch stop film 206,306 First interlayer insulating film

H : 홀 208,308 : 크랙 차단막H: Hole 208,308: Crack blocking film

210,310 : 유전막 212,312 : 제1TiN막210,310 dielectric film 212,312 first TiN film

214,314 : 제2TiN막 216,316 : 폴리실리콘 캡핑막214,314 Second TiN film 216,316 Polysilicon capping film

218,318 : 퓨즈 220,320 : 제2층간절연막218,318 Fuse 220,320 Second interlayer insulating film

222,322 : 플러그 224,324 : 금속배선222,322 Plug 224,324 Metallic wiring

본 발명은 반도체 소자의 퓨즈박스 및 그의 형성방법에 관한 것으로, 보다 상세하게는, 크랙(Crack)으로 인해 유발되는 인접 퓨즈의 페일을 방지할 수 있는 반도체 소자의 퓨즈박스 및 그의 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fuse box of a semiconductor device and a method of forming the same, and more particularly, to a fuse box of a semiconductor device and a method of forming the same, which can prevent a failure of an adjacent fuse caused by a crack. .

최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. Accordingly, the manufacturing technology of semiconductor devices has been developed to improve the degree of integration, reliability, and response speed.

반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(Fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting : EDS)을 수행한다.A semiconductor device mainly includes a fabrication (FAB) process of repeatedly forming a circuit pattern set on a silicon substrate to form cells having an integrated circuit, and packaging the substrate on which the cells are formed in a chip unit (Chip). Packaging and assembly process. In addition, a process for inspecting electrical characteristics of cells formed on the substrate is performed between the fabrication process and the assembly process.

상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는 가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생 하기 위함이다.The inspection step is a step of determining whether the cells formed on the substrate have an electrically good state or a bad state. This is to reduce the effort and cost consumed in the assembly process by removing the cells having a bad state through the inspection process before performing the assembly process. In order to detect the cells having the defective state at an early stage and to reproduce them through a repair process.

여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.Here, the repair process will be described in more detail as follows.

반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 제조 수율을 향상시킬 목적으로 소자 설계시 결함이 있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 레이저를 이용해서 상기 퓨즈들 중 특정 퓨즈를 절단하는 퓨즈 블로윙(Blowing) 공정을 수행함으로써 리페어할 셀들의 위치 정보를 생성하는 것이다.Redundancy cells are added to replace defective devices or circuits in the design of devices for the purpose of improving the manufacturing yield of devices in the event of a defect during the semiconductor device manufacturing process, and connecting such redundant cells to the integrated circuit. In order to make a fuse together, the repair process is a process in which a cell, which has been found to be defective through an inspection process, is connected to a spare cell embedded in a chip using the fuse to be regenerated. That is, location information of cells to be repaired is generated by performing a fuse blowing process of cutting a specific one of the fuses using a laser.

이하에서는, 종래 기술에 따른 반도체 소자의 퓨즈박스 형성방법을 설명하도록 한다.Hereinafter, a fuse box forming method of a semiconductor device according to the prior art will be described.

먼저, 퓨즈 영역 및 패드 영역을 포함하는 주변회로 영역과 셀 영역으로 구획되며, 소정의 하부구조물이 구비된 반도체 기판의 상기 퓨즈 영역 상에 제1층간절연막을 형성한다. First, a first interlayer insulating film is formed on the fuse region of the semiconductor substrate having a predetermined substructure and is divided into a peripheral circuit region and a cell region including a fuse region and a pad region.

그 다음, 상기 제1층간절연막 상에 리페어 퓨즈 형성용 도전막으로서 제1TiN막과 제2TiN막을 차례로 증착하고 나서, 상기 제2TiN막 상에 버퍼용 폴리실리콘막을 증착한다. Next, a first TiN film and a second TiN film are sequentially deposited on the first interlayer insulating film as a conductive fuse forming film, and then a buffer polysilicon film is deposited on the second TiN film.

이때, 상기 제1TiN막은 화학적 기계 연마(Chemical Vapor Deposition : 이하, CVD) 방식을 통해 200Å 정도의 두께로 형성하고, 상기 제2TiN막은 물리적 기계 연마(Physical Vapor Deposition : 이하, PVD) 방식을 통해 500Å 정도의 두께 로 형성하며, 상기 폴리실리콘막은 500Å 정도의 두께로 형성한다.In this case, the first TiN film is formed to a thickness of about 200 μs through a chemical vapor deposition (CVD) method, and the second TiN film is about 500 μs through a physical vapor deposition (PVD) method. The polysilicon film is formed to a thickness of about 500Å.

계속해서, 상기 폴리실리콘막과 제1 및 제2TiN막을 차례로 패터닝하여 퓨즈를 형성한다.Subsequently, the polysilicon film and the first and second TiN films are sequentially patterned to form a fuse.

그런 후, 상기 퓨즈를 포함한 제1층간절연막 상에 퓨즈를 덮도록 제2층간절연막을 증착한 다음, 상기 제2층간절연막과 퓨즈 및 제1층간절연막 내에 플러그를 형성한다. 이어서, 상기 제2층간절연막 상에 상기 플러그와 콘택되도록 금속배선을 형성한다.Thereafter, a second interlayer insulating film is deposited on the first interlayer insulating film including the fuse to cover the fuse, and then a plug is formed in the second interlayer insulating film, the fuse, and the first interlayer insulating film. Subsequently, a metal wiring is formed on the second interlayer insulating film to be in contact with the plug.

이후, 레이저를 이용해서 상기 퓨즈 중 어느 하나의 퓨즈를 절단하는 퓨즈 블로윙(Blowing) 공정을 포함하는 리페어 공정을 수행한 다음, 신뢰성 평가를 수행한다. Subsequently, a repair process including a fuse blowing process of cutting one of the fuses using a laser is performed, and then reliability evaluation is performed.

이때, 상기 신뢰성 평가 항목 중 하나로서 HAST(Humidity Accelated Stress Test) 평가를 수행하는데, 상기 HAST 평가는 1.9V 정도의 전압과 125℃ 정도의 온도 및 85% 정도의 상대습도 조건에서 일정시간 동안 수행된다.In this case, as one of the reliability evaluation items, a HAST (Humidity Accelated Stress Test) evaluation is performed. The HAST evaluation is performed for a predetermined time at a voltage of about 1.9V, a temperature of about 125 ° C., and a relative humidity of about 85%. .

여기서, 상기 블로윙 공정으로 인해 공기 중으로 노출된 TiN막 부분이 후속 패키지 공정시 사용되는 에폭시(Epoxy)와 접촉되는데, 상기 에폭시의 흡습률이 크기 때문에 상기 HAST 평가시 절단된 곳을 통해 습기가 침투하여 블로윙된 퓨즈의 TiN막이 산화되며 저항이 증가한다.Here, the TiN film portion exposed to the air due to the blowing process is in contact with an epoxy used in a subsequent package process, and moisture is penetrated through the cut portion during the HAST evaluation because the moisture absorption rate of the epoxy is large. The TiN film of the blown fuse is oxidized and the resistance increases.

그러나, 전술한 종래기술의 경우에는, 상기 산화된 TiN막의 부피가 팽창하여제1 및 제2층간절연막 계면에 틈이 형성되는 크랙(Crack)이 발생된다.However, in the above-described prior art, cracks are formed in which the volume of the oxidized TiN film is expanded to form a gap at the interface between the first and second interlayer insulating films.

도 1은 상기 크랙으로 인해 유발되는 인접 퓨즈의 페일을 보여주는 사진으로 서, 도시된 바와 같이, 상기 크랙으로 인해 블로윙 되지 않은 인접 퓨즈부의 플러그가 오픈되며, 또한, 제1 및 제2층간절연막 계면의 틈을 통해 산소가 유입되어 블로윙되지 않은 인접 퓨즈의 TiN막이 산화되는 페일이 유발된다. FIG. 1 is a photograph showing a failure of an adjacent fuse caused by the crack. As shown in FIG. 1, a plug of an adjacent fuse part which is not blown due to the crack is opened, and the first and second interlayer insulating film interfaces Oxygen flows through the gap, causing a failure in which the TiN film of an adjacent non-blowing fuse is oxidized.

상기 블로윙되지 않은 인접 퓨즈의 TiN막이 산화되면 저항이 증가하여 마치 블로윙된 것처럼 잘못 인식됨으로써, 회로적으로 오동작이 유발되며, 이 때문에, 반도체 소자의 신뢰성이 저하된다.When the TiN film of the non-blowed adjacent fuse is oxidized, the resistance increases and is incorrectly recognized as if blown, thereby causing a malfunction in the circuit, thereby lowering the reliability of the semiconductor device.

따라서, 본 발명은 상기 크랙으로 인해 유발되는 인접 퓨즈의 페일을 방지할 수 있는 반도체 소자의 퓨즈박스 및 그의 형성방법을 제공한다.Accordingly, the present invention provides a fuse box of a semiconductor device and a method of forming the same, which can prevent a failure of an adjacent fuse caused by the crack.

또한, 본 발명은 상기 인접 퓨즈의 페일을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 퓨즈박스 및 그의 형성방법을 제공한다.In addition, the present invention provides a fuse box of a semiconductor device and a method of forming the same that can prevent the failure of the adjacent fuse to improve the reliability of the semiconductor device.

본 발명의 반도체 소자의 퓨즈박스는, 퓨즈 형성 영역을 가지며, 상기 퓨즈 형성 영역이 제1영역과 상기 제1영역 양측의 제2영역들 및 상기 각 제2영역 외측의 제3영역으로 구획된 반도체 기판; 상기 기판 상에 형성되며, 제2영역들에 대응해서 각각 홀이 구비된 제1층간절연막; 상기 홀의 측벽 상에 형성된 크랙 차단막; 상기 크랙 차단막을 포함한 홀 및 제1층간절연막 상에 형성된 퓨즈; 상기 퓨즈를 포함한 제1층간절연막 상에 형성된 제2층간절연막; 상기 제2층간절연막 내에 상기 홀 내에 형성된 퓨즈 부분과 콘택하도록 형성된 플러그; 및 상기 제2층간절연막 상에 플러그와 콘택하도록 형성된 금속배선;을 포함하는 것을 특징으로 한다.The fuse box of the semiconductor device of the present invention has a fuse formation region, and the fuse formation region is divided into a first region, second regions on both sides of the first region, and a third region outside the respective second regions. Board; A first interlayer dielectric layer formed on the substrate and having holes corresponding to the second regions, respectively; A crack blocking film formed on the sidewall of the hole; A fuse formed on the hole including the crack blocking layer and the first interlayer insulating layer; A second interlayer insulating film formed on the first interlayer insulating film including the fuse; A plug formed to contact the fuse portion formed in the hole in the second interlayer insulating film; And a metal wire formed on the second interlayer insulating film to contact the plug.

여기서, 상기 크랙 차단막은 Ti/TiN으로 이루어진 것을 특징으로 한다.Here, the crack blocking film is characterized in that made of Ti / TiN.

상기 퓨즈는 크랙 차단막 상에 형성된 금속막과 상기 홀을 매립하도록 형성된 폴리실리콘 캡핑막으로 구성된 것을 특징으로 한다.The fuse may include a metal film formed on a crack blocking film and a polysilicon capping film formed to fill the hole.

상기 금속막은 W, Al 및 TiN으로 구성된 그룹으로부터 선택된 어느 하나의 것으로 이루어진 것을 특징으로 한다.The metal film is made of any one selected from the group consisting of W, Al and TiN.

본 발명의 반도체 소자의 퓨즈박스 형성방법은, 퓨즈 형성 영역을 가지며, 상기 퓨즈 형성 영역이 제1영역과 상기 제1영역 양측의 제2영역들 및 상기 각 제2영역 외측의 제3영역으로 구획된 반도체 기판 상에 제1층간절연막을 형성하는 단계; 상기 제2영역들에 대응하는 제1창간절연막 내에 각각 홀이 형성되도록 제1층간절연막을 식각하는 단계; 상기 홀의 양측벽에 크랙 차단막을 형성하는 단계; 상기 크랙 차단막을 포함한 제1층간절연막 표면 상에 금속막을 형성하는 단계; 상기 금속막 상에 상기 홀을 매립하도록 폴리실리콘 캡핑막을 형성하는 단계; 상기 크랙 차단막을 포함한 홀 및 제1층간절연막 상에 퓨즈가 형성되도록 상기 금속막과 폴리실리콘 캡핑막을 식각하는 단계; 상기 퓨즈를 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 내에 상기 홀 내에 형성된 퓨즈 부분과 콘택하도록 플러그를 형성하는 단계; 및 상기 제2층간절연막 상에 플러그와 콘택하도록 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 한다.In the method of forming a fuse box of a semiconductor device according to an embodiment of the present invention, the fuse box has a fuse formation region, and the fuse formation region is divided into a first region, second regions on both sides of the first region, and a third region outside each of the second regions. Forming a first interlayer insulating film on the semiconductor substrate; Etching the first interlayer insulating layer so that holes are formed in the first interlayer insulating layer corresponding to the second regions; Forming a crack blocking layer on both side walls of the hole; Forming a metal film on a surface of the first interlayer insulating film including the crack blocking film; Forming a polysilicon capping film to fill the hole on the metal film; Etching the metal layer and the polysilicon capping layer such that a fuse is formed on the hole including the crack blocking layer and the first interlayer insulating layer; Forming a second interlayer insulating film on the first interlayer insulating film including the fuse; Forming a plug in the second interlayer insulating film so as to contact a fuse portion formed in the hole; And forming a metal wiring on the second interlayer insulating layer to contact the plug.

여기서, 상기 크랙 차단막은 Ti/TiN으로 형성하는 것을 특징으로 한다.Here, the crack blocking film is formed of Ti / TiN.

상기 크랙 차단막을 형성하는 단계 후, 그리고, 상기 금속막을 형성하는 단계 전, 상기 크랙 차단막을 포함한 제1층간절연막 표면 상에 유전막을 형성하는 단 계;를 더 포함하는 것을 특징으로 한다.And forming a dielectric film on a surface of the first interlayer insulating film including the crack blocking film after forming the crack blocking film and before forming the metal film.

상기 금속막은 W, Al 및 TiN으로 구성된 그룹으로부터 선택된 어느 하나의 것으로 형성하는 것을 특징으로 한다.The metal film is formed of any one selected from the group consisting of W, Al and TiN.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은, 반도체 기판의 퓨즈 영역에 형성된 절연막을 식각하여 한 쌍의 홈을 형성한 후, 상기 홀 양측벽에 크랙 차단막을 형성하고 나서, 상기 크랙 차단막을 포함한 홀 및 절연막 상에 금속막과 폴리실리콘막으로 이루어진 퓨즈를 형성한다.First, the technical principle of the present invention will be briefly described. According to the present invention, a pair of grooves are formed by etching an insulating film formed in a fuse region of a semiconductor substrate, and then a crack blocking film is formed on both side walls of the hole. A fuse made of a metal film and a polysilicon film is formed on the hole and the insulating film including the crack blocking film.

이렇게 하면, 특정 퓨즈를 절단하는 블로윙 공정시 상기 금속막이 산화되어 크랙이 발생하더라도, 인접 퓨즈로의 산화 전파를 상기 크랙 차단막이 흡수하므로 인접 퓨즈의 금속막이 산화되어 오동작이 유발되는 것을 방지할 수 있다.In this case, even when the metal film is oxidized and cracks in the blowing process of cutting a specific fuse, the crack blocking film absorbs oxidative propagation to an adjacent fuse, thereby preventing the metal film of the adjacent fuse from being oxidized and causing malfunction. .

또한, 상기 퓨즈와 콘택하도록 형성되는 플러그가 상기 홀 부분에 형성되므로, 상기 크랙으로 인해 블로윙 되지 않은 인접 퓨즈부의 플러그가 오픈되는 것을 방지할 수 있다.In addition, since the plug formed to contact the fuse is formed in the hole portion, it is possible to prevent the plug of the adjacent fuse portion which is not blown due to the crack to be opened.

따라서, 본 발명은 상기 크랙 차단막을 통해 상기 크랙으로 인해 유발되는 인접 퓨즈의 페일을 방지할 수 있으며, 이를 통해, 반도체 소자의 신뢰성을 향상시킬 수 있다.Therefore, the present invention can prevent the failure of the adjacent fuse caused by the crack through the crack blocking film, thereby improving the reliability of the semiconductor device.

자세하게, 도 2는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 설명 하기 위한 단면도로서, 이를 설명하면 다음과 같다.In detail, Figure 2 is a cross-sectional view for explaining a fuse box of a semiconductor device according to an embodiment of the present invention, as follows.

도 2를 참조하면, 본 발명의 퓨즈박스는 퓨즈 형성 영역을 가지며, 상기 퓨즈 형성 영역이 제1영역과 상기 제1영역 양측의 제2영역들 및 상기 각 제2영역 외측의 제3영역으로 구획된 반도체 기판(200), 상기 반도체 기판(200) 상에 형성되며, 제2영역들에 대응해서 각각 홀(H)이 구비된 제1층간절연막(206), 상기 홀(H)의 측벽 상에 형성된 크랙 차단막(208), 상기 크랙 차단막(208)을 포함한 홀(H) 및 제1층간절연막(206) 상에 형성된 퓨즈(218), 상기 퓨즈(218)를 포함한 제1층간절연막(206) 상에 형성된 제2층간절연막(220), 상기 제2층간절연막(220) 내에 상기 홀(H) 내에 형성된 퓨즈(218) 부분과 콘택하도록 형성된 플러그(222) 및 상기 제2층간절연막(220) 상에 플러그(222)와 콘택하도록 형성된 금속배선(224)으로 구성된다.Referring to FIG. 2, a fuse box of the present invention has a fuse forming region, and the fuse forming region is divided into a first region, second regions on both sides of the first region, and a third region outside each of the second regions. On the semiconductor substrate 200, the first interlayer insulating layer 206 formed on the semiconductor substrate 200, and having holes H corresponding to the second regions, respectively, and on sidewalls of the holes H. On the formed crack blocking film 208, the hole H including the crack blocking film 208 and the fuse 218 formed on the first interlayer insulating film 206, and the first interlayer insulating film 206 including the fuse 218. On the second interlayer insulating film 220, the plug 222 formed to contact the fuse 218 formed in the hole H in the second interlayer insulating film 220, and the second interlayer insulating film 220. The metal wire 224 is formed to be in contact with the plug 222.

상기 크랙 차단막(208)은 Ti/TiN으로 이루어지며, 상기 퓨즈(218)는 크랙 차단막(208) 상에 형성된 제1TiN막(212)과 제2TiN막(214) 및 상기 홀(H)을 매립하도록 형성된 폴리실리콘 캡핑막(216)으로 구성된다. 이때, 상기 퓨즈(218) 형성시 TiN막(212,214) 대신 W막이나 Al막을 사용하는 것도 가능하다.The crack blocking layer 208 is formed of Ti / TiN, and the fuse 218 fills the first TiN layer 212, the second TiN layer 214, and the hole H formed on the crack blocking layer 208. The polysilicon capping film 216 is formed. In this case, the W film or the Al film may be used instead of the TiN films 212 and 214 when the fuse 218 is formed.

여기서, 상기 크랙 차단막(208)은 후속 블로윙 공정시 절단된 퓨즈(218)부의 TiN막(212,214)이 산화되어 크랙이 발생될 경우, 상기 크랙을 통해 산화가 전파되는 것을 방지하는 역할을 하며, 이를 통해, 본 발명은 절단되지 않은 인접 퓨즈의 TiN막(212,214)이 산화되거나 플러그가 오픈되는 페일을 방지할 수 있다.Here, the crack blocking film 208 serves to prevent the propagation of oxidation through the crack when the TiN films 212 and 214 of the fuse 218 cut in the subsequent blowing process are oxidized and cracks are generated. Through this, the present invention can prevent a failure in which the TiN films 212 and 214 of the non-cut adjacent fuses are oxidized or the plug is opened.

도 2의 미설명된 도면부호 202는 절연막을, 204는 식각정지막을, 210은 유전 막을 각각 나타낸다.Reference numeral 202 of FIG. 2 denotes an insulating film, 204 denotes an etch stop film, and 210 denotes a dielectric film.

이하에서는, 도 3a 내지 도 3i를 참조하여 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스 형성방법을 보다 상세하게 설명하도록 한다.Hereinafter, a method of forming a fuse box of a semiconductor device according to an exemplary embodiment of the present invention will be described in more detail with reference to FIGS. 3A to 3I.

도 3a를 참조하면, 퓨즈 형성 영역을 가지며, 상기 퓨즈 형성 영역이 제1영역과 상기 제1영역 양측의 제2영역들 및 상기 각 제2영역 외측의 제3영역으로 구획된 반도체 기판(300) 상에 절연막(302)과 질화막 재질의 식각정지막(304) 및 제1층간절연막(306)을 차례로 증착한다.Referring to FIG. 3A, a semiconductor substrate 300 having a fuse forming region, wherein the fuse forming region is divided into a first region, second regions on both sides of the first region, and a third region outside the second regions. An insulating film 302, an etch stop film 304, and a first interlayer insulating film 306 are deposited on the substrate.

이때, 상기 제1층간절연막(306)은 PSG(Phosphours Silicate Glass)막을 8000Å정도 증착한 후, TEOS(Tetra Ethyl Ortho Silicate)막을 18000Å 정도 증착하고 나서, 상기 TEOS막의 표면을 CMP(Chemical Mechanical Polishing)하여 평탄화하는 방식을 통해 형성한다.In this case, the first interlayer insulating film 306 is formed by depositing about Phosphorus Silicate Glass (PSG) film of about 8000 GPa, then by depositing about 18,000 GPa of TEOS (Tetra Ethyl Ortho Silicate) film, and then chemically polishing the surface of the TEOS film by CMP. It is formed through the planarization method.

도 3b를 참조하면, 상기 제1층간절연막(306) 상에 기판(300)의 제2영역을 선택적으로 노출시키는 제1마스크패턴(도시안됨)을 형성한 다음, 상기 제1마스크패턴에 의해 노출된 제1층간절연막(306) 부분을 식각하여 상기 제2영역들에 대응하는 제1창간절연막(306) 내에 각각 홀(H)을 형성한다. 이어서, 상기 제1마스크패턴을 제거한다.Referring to FIG. 3B, a first mask pattern (not shown) for selectively exposing a second region of the substrate 300 is formed on the first interlayer insulating layer 306, and then exposed by the first mask pattern. A portion of the first interlayer insulating layer 306 is etched to form holes H in the first interlayer insulating layer 306 corresponding to the second regions. Subsequently, the first mask pattern is removed.

도 3c를 참조하면, 상기 홀(H)을 포함한 제1층간절연막(306) 표면 상에 120Å 정도의 Ti막과 300Å 정도의 TiN막을 차례로 증착한 후, 전면 식각을 통해 에치백하여 상기 홀(H)의 양측벽에 Ti/TiN막으로 이루어진 크랙 차단막(308)을 형성한다.Referring to FIG. 3C, a Ti film of about 120 GPa and a TiN film of about 300 GPa are sequentially deposited on the surface of the first interlayer insulating layer 306 including the hole H, and then etched back through the entire surface etching to form the hole H. The crack blocking film 308 which consists of Ti / TiN film | membrane is formed in the both side walls of the ().

이때, 상기 홀(H)의 사이즈가 작아서 홀(H) 저면부에 Ti/TiN막이 완전히 제거되지 않은 채 잔류되도 무방하다.At this time, since the size of the hole H is small, the Ti / TiN film may remain on the bottom surface of the hole H without being completely removed.

계속해서, 상기 크랙 차단막(308)을 포함한 제1층간절연막(306) 표면 상에 유전막(310)을 증착한다. 상기 유전막(310)은 HfO2/Al2O3/HfO2 이나 ZrO2/Al2O3/ZrO2 등의 고유전막으로 형성한다.Subsequently, a dielectric film 310 is deposited on the surface of the first interlayer insulating film 306 including the crack blocking film 308. The dielectric layer 310 is formed of a high dielectric layer such as HfO 2 / Al 2 O 3 / HfO 2 or ZrO 2 / Al 2 O 3 / ZrO 2 .

도 3d를 참조하면, 상기 크랙 유전막(310) 상에 단차피복성(Step Coverage)이 우수한 CVD(Chemical Vapor Deposition) 방식을 통해 200Å 정도의 두께로 제1TiN막(312)을 증착한다. 그 다음, 상기 제1TiN막(312) 상에 PVD(Physical Vapor Deposition) 방식을 통해 120∼400Å 정도의 두께로 제2TiN막(314)을 증착한다.Referring to FIG. 3D, a first TiN film 312 is deposited on the crack dielectric film 310 to a thickness of about 200 μs through a chemical vapor deposition (CVD) method having excellent step coverage. Next, a second TiN film 314 is deposited on the first TiN film 312 to a thickness of about 120 to about 400 microseconds by a physical vapor deposition (PVD) method.

이때, 상기 TiN막(312,314) 대신 W막이나 Al막을 사용하는 것도 가능하다.In this case, a W film or an Al film may be used instead of the TiN films 312 and 314.

도 3e를 참조하면, 상기 제2TiN막(314) 상에 상기 홀(H)을 매립하도록 폴리실리콘 캡핑막(316)을 증착한다. 상기 폴리실리콘 캡핑막(316)은 300∼500Å 정도의 두께로 증착한다.Referring to FIG. 3E, a polysilicon capping layer 316 is deposited to fill the hole H on the second TiN layer 314. The polysilicon capping film 316 is deposited to a thickness of about 300 ~ 500Å.

도 3f를 참조하면, 상기 반도체 기판(300)의 제1영역 및 제2영역의 일부를 노출시키는 제2마스크패턴(도시안됨)을 형성한 후, 상기 제2마스크패턴(도시안됨)에 의해 노출된 폴리실리콘 캡핑막(316)과 제1TiN막(312)을 식각하여 상기 크랙 차단막(308)을 포함한 홀(H) 및 제1층간절연막(306) 상에 퓨즈(318)를 형성한다. 이어서, 상기 제2마스크패턴을 제거한다.Referring to FIG. 3F, after forming a second mask pattern (not shown) that exposes a portion of the first region and the second area of the semiconductor substrate 300, the second mask pattern (not shown) is exposed. The polysilicon capping layer 316 and the first TiN layer 312 are etched to form a fuse 318 on the hole H including the crack blocking layer 308 and the first interlayer insulating layer 306. Subsequently, the second mask pattern is removed.

이때, 상기 제1영역에 인접한 홀(H)의 측벽에 형성된 크랙 차단막(308)이 일 부 손실되어도 무방하다.In this case, the crack blocking layer 308 formed on the sidewall of the hole H adjacent to the first region may be partially lost.

도 3g를 참조하면, 상기 퓨즈(318)를 포함한 제1층간절연막(306) 상에 제2층간절연막(320)을 형성한다. 상기 제2층간절연막(320)은 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막을 증착한 후 이를 CMP하여 3000∼4000Å 정도의 두께 만큼 잔류시킨 다음, 다시 PE-TEOS막을 1000Å 정도 만큼 증착하여 형성한다.Referring to FIG. 3G, a second interlayer insulating film 320 is formed on the first interlayer insulating film 306 including the fuse 318. The second interlayer insulating film 320 is formed by depositing a Plasma Enhanced-Tetra Ethyl Ortho Silicate (PE-TEOS) film, leaving the CMP layer thereon to a thickness of about 3000 to 4000Å, and then depositing a PE-TEOS layer by about 1000Å. do.

도 3h를 참조하면, 상기 제2층간절연막(320)을 식각하여 플러그용 홈을 형성한 후, 상기 플러그용 홈을 포함한 제2층간절연막(320) 표면 상에 베리어막으로서 TiN막(도시안됨)을 50Å 정도 증착한다.Referring to FIG. 3H, the second interlayer insulating film 320 is etched to form a plug groove, and then a TiN film (not shown) is formed on the surface of the second interlayer insulating film 320 including the plug groove. Deposition about 50Å.

다음으로, 상기 TiN막 상에 상기 플러그용 홈을 매립하도록 W막을 증착하고 나서, 상기 W막과 TiN막을 에치백하여 상기 홀(H) 내에 형성된 퓨즈(318) 부분과 콘택하도록 플러그(322)를 형성한다.Next, after depositing a W film to fill the plug groove on the TiN film, the plug 322 is contacted with the fuse 318 formed in the hole H by etching back the W film and the TiN film. Form.

도 3i를 참조하면, 상기 제2층간절연막(320) 상에 플러그(322)와 콘택하도록 금속배선(324)을 형성한다.Referring to FIG. 3I, a metal wiring 324 is formed on the second interlayer insulating layer 320 to contact the plug 322.

이후, 도시하지는 않았지만 레이저를 이용해서 상기 퓨즈를 절단하는 퓨즈 블로윙(Blowing) 공정을 포함하는 리페어 공정 및 후속 신뢰성 평가를 수행한다. Subsequently, although not shown, a repair process including a blow blowing process of cutting the fuse using a laser and a subsequent reliability evaluation are performed.

여기서, 본 발명은 상기 리페어 공정 및 후속 신뢰성 평가 후, 블로윙된 퓨즈부의 TiN막이 산화되어 크랙이 발생하더라도, 상기 크랙 차단막이 블로윙되지 않은 인접 퓨즈로 산화가 전파되는 것을 방지하는 역할을 하므로 인접 퓨즈의 플러그가 오픈되는 것을 방지할 수 있다.Here, after the repair process and subsequent reliability evaluation, even if the TiN film of the blown fuse portion is oxidized and cracks, the crack blocking film serves to prevent the propagation of oxidation to the adjacent fuse that is not blown, so that The plug can be prevented from opening.

또한, 본 발명은 상기 크랙으로 인해 블로윙되지 않은 인접 퓨즈의 TiN막이 산화됨으로써 유발되는 회로적 오동작을 방지할 수 있으며, 따라서, 반도체 소자의 신뢰성을 향상시킬 수 있다.In addition, the present invention can prevent the circuit malfunction caused by oxidation of the TiN film of the adjacent fuse not blown due to the crack, thereby improving the reliability of the semiconductor device.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 크랙 차단막을 형성함으로써 크랙으로 인해 유발되는 인접 퓨즈의 페일을 방지할 수 있으며, 이를 통해, 반도체 소자의 신뢰성을 향상시킬 수 있다.As described above, the present invention can prevent the failure of the adjacent fuse caused by the crack by forming a crack blocking film, thereby improving the reliability of the semiconductor device.

Claims (8)

퓨즈 형성 영역을 가지며, 상기 퓨즈 형성 영역이 제1영역과 상기 제1영역 양측의 제2영역들 및 상기 각 제2영역 외측의 제3영역으로 구획된 반도체 기판;A semiconductor substrate having a fuse forming region, wherein the fuse forming region is divided into a first region, second regions on both sides of the first region, and a third region outside the second regions; 상기 기판 상에 형성되며, 제2영역들에 대응해서 각각 홀이 구비된 제1층간절연막;A first interlayer dielectric layer formed on the substrate and having holes corresponding to the second regions, respectively; 상기 홀의 측벽 상에만 선택적으로 형성되며, 크랙을 통해 산화가 전파되는 것을 방지하는 역할을 하는 크랙 차단막;A crack blocking film selectively formed only on sidewalls of the holes and preventing oxidation from propagating through the cracks; 상기 크랙 차단막을 포함한 홀 및 제1층간절연막 상에 형성되며, 상기 크랙 차단막 상에 형성된 금속막과 상기 홀을 매립하도록 형성된 폴리실리콘 캡핑막으로 구성된 퓨즈;A fuse formed on the hole including the crack blocking film and the first interlayer insulating film, the fuse including a metal film formed on the crack blocking film and a polysilicon capping film formed to fill the hole; 상기 퓨즈를 포함한 제1층간절연막 상에 형성된 제2층간절연막;A second interlayer insulating film formed on the first interlayer insulating film including the fuse; 상기 제2층간절연막 내에 상기 홀 내에 형성된 퓨즈 부분과 콘택하도록 형성된 플러그; 및A plug formed to contact the fuse portion formed in the hole in the second interlayer insulating film; And 상기 제2층간절연막 상에 플러그와 콘택하도록 형성된 금속배선;A metal wiring formed on the second interlayer insulating film to contact the plug; 을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스.A fuse box of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 크랙 차단막은 Ti/TiN으로 이루어진 것을 특징으로 하는 반도체 소자의 퓨즈박스.The crack blocking layer is a fuse box of a semiconductor device, characterized in that made of Ti / TiN. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 금속막은 W, Al 및 TiN으로 구성된 그룹으로부터 선택된 어느 하나의 것으로 이루어진 것을 특징으로 하는 반도체 소자의 퓨즈박스.The metal film is a fuse box of the semiconductor device, characterized in that any one selected from the group consisting of W, Al and TiN. 퓨즈 형성 영역을 가지며, 상기 퓨즈 형성 영역이 제1영역과 상기 제1영역 양측의 제2영역들 및 상기 각 제2영역 외측의 제3영역으로 구획된 반도체 기판 상에 제1층간절연막을 형성하는 단계;Forming a first interlayer insulating film on a semiconductor substrate having a fuse forming region, wherein the fuse forming region is divided into a first region, second regions on both sides of the first region, and a third region outside each of the second regions; step; 상기 제2영역들에 대응하는 제1창간절연막 내에 각각 홀이 형성되도록 제1층간절연막을 식각하는 단계;Etching the first interlayer insulating layer so that holes are formed in the first interlayer insulating layer corresponding to the second regions; 상기 홀의 양측벽 상에만 선택적으로 크랙을 통해 산화가 전파되는 것을 방지하는 역할을 하는 크랙 차단막을 형성하는 단계;Forming a crack barrier layer on the both side walls of the hole to selectively prevent oxidation from propagating through the crack; 상기 크랙 차단막을 포함한 제1층간절연막 표면 상에 금속막을 형성하는 단계;Forming a metal film on a surface of the first interlayer insulating film including the crack blocking film; 상기 금속막 상에 상기 홀을 매립하도록 폴리실리콘 캡핑막을 형성하는 단계;Forming a polysilicon capping film to fill the hole on the metal film; 상기 크랙 차단막을 포함한 홀 및 제1층간절연막 상에 상기 크랙 차단막 상에 형성된 금속막과 상기 홀을 매립하도록 형성된 폴리실리콘 캡핑막으로 구성된 퓨즈가 형성되도록 상기 금속막과 폴리실리콘 캡핑막을 식각하는 단계;Etching the metal film and the polysilicon capping film to form a fuse including a metal film formed on the crack blocking film and a polysilicon capping film formed to fill the hole on the hole including the crack blocking film and the first interlayer insulating film; 상기 퓨즈를 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계;Forming a second interlayer insulating film on the first interlayer insulating film including the fuse; 상기 제2층간절연막 내에 상기 홀 내에 형성된 퓨즈 부분과 콘택하도록 플러그를 형성하는 단계; 및Forming a plug in the second interlayer insulating film so as to contact a fuse portion formed in the hole; And 상기 제2층간절연막 상에 플러그와 콘택하도록 금속배선을 형성하는 단계;Forming a metal wiring on the second interlayer insulating film to contact the plug; 를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.A fuse box forming method of a semiconductor device comprising a. 제 5 항에 있어서,The method of claim 5, wherein 상기 크랙 차단막은 Ti/TiN으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.The crack blocking film is a fuse box forming method of a semiconductor device, characterized in that formed by Ti / TiN. 제 5 항에 있어서,The method of claim 5, wherein 상기 크랙 차단막을 형성하는 단계 후, 그리고, 상기 금속막을 형성하는 단계 전,After forming the crack blocking film, and before forming the metal film, 상기 크랙 차단막을 포함한 제1층간절연막 표면 상에 유전막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.And forming a dielectric film on a surface of the first interlayer insulating film including the crack blocking film. 제 5 항에 있어서,The method of claim 5, wherein 상기 금속막은 W, Al 및 TiN으로 구성된 그룹으로부터 선택된 어느 하나의 것으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.And the metal film is formed of any one selected from the group consisting of W, Al, and TiN.
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