KR20080028543A - Fuse box of semiconductor device and method for forming the same - Google Patents

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KR20080028543A KR1020060093927A KR20060093927A KR20080028543A KR 20080028543 A KR20080028543 A KR 20080028543A KR 1020060093927 A KR1020060093927 A KR 1020060093927A KR 20060093927 A KR20060093927 A KR 20060093927A KR 20080028543 A KR20080028543 A KR 20080028543A
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장경식
김진하
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Abstract

A fuse box of a semiconductor device and a method for forming the same are provided to prevent generation of cracks due to exposure of a TiN layer in a blowing process by forming selectively a fuse including a TiN pattern only at a contact part of a contact plug. A lower structure is formed on a semiconductor substrate(31). A first interlayer dielectric(32) is formed on the semiconductor substrate to cover the lower structure. A fuse(35) is formed on the first interlayer dielectric. A second interlayer dielectric(36) is formed on the first interlayer dielectric including a fuse. A contact plug(37) comes in contact with the fuse within the second and first interlayer dielectrics. A metal line(38) comes in contact with the contact plug on the second interlayer dielectric. A stacked layer of a TiN layer and a polysilicon layer(34) is formed selectively at a contact region between the fuse and the contact plug.

Description

반도체 소자의 퓨즈 박스 및 그의 형성방법{FUSE BOX OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}Fuse box of semiconductor device and method for forming thereof {FUSE BOX OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

도 1은 종래 기술에 따른 반도체 소자의 퓨즈박스를 설명하기 위한 단면도.1 is a cross-sectional view for explaining a fuse box of a semiconductor device according to the prior art.

도 2는 종래의 문제점을 보여주는 반도체 소자의 사진.Figure 2 is a photograph of a semiconductor device showing a conventional problem.

도 3은 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 설명하기 위한 단면도.3 is a cross-sectional view illustrating a fuse box of a semiconductor device in accordance with an embodiment of the present invention.

도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 설명하기 위한 공정별 단면도.4A through 4E are cross-sectional views illustrating processes of a fuse box of a semiconductor device in accordance with an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

31 : 반도체 기판 32 : 제1층간절연막31 semiconductor substrate 32 first interlayer insulating film

33 : TiN막 33a: TiN 패턴33: TiN film 33a: TiN pattern

34 : 폴리실리콘막 35 : 퓨즈34 polysilicon film 35 fuse

36 : 제2층간절연막 37 : 콘택 플러그36: second interlayer insulating film 37: contact plug

38 : 금속 배선 39 : 절연막38 metal wiring 39 insulating film

40 : 보호막40: protective film

본 발명은 반도체 소자의 퓨즈박스 및 그의 형성방법에 관한 것으로, 보다 상세하게는, 크랙으로 인해 유발되는 인접 퓨즈의 페일을 방지할 수 있는 반도체 소자의 퓨즈박스 및 그의 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fuse box of a semiconductor device and a method of forming the same, and more particularly, to a fuse box and a method of forming a semiconductor device capable of preventing a failure of an adjacent fuse caused by a crack.

반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(Fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting : EDS)을 수행한다.A semiconductor device mainly includes a fabrication (FAB) process of repeatedly forming a circuit pattern set on a silicon substrate to form cells having an integrated circuit, and packaging the substrate on which the cells are formed in a chip unit (Chip). Packaging and assembly process. In addition, a process for inspecting electrical characteristics of cells formed on the substrate is performed between the fabrication process and the assembly process.

상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는 가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생하기 위함이다.The inspection step is a step of determining whether the cells formed on the substrate have an electrically good state or a bad state. This is to reduce the effort and cost consumed in the assembly process by removing the cells having a bad state through the inspection process before performing the assembly process. In order to detect the cells having the defective state at an early stage and regenerate them through a repair process.

여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.Here, the repair process will be described in more detail as follows.

반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 제조 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 레이저를 이용해서 상기 퓨즈들 중 특정 퓨즈를 절단하는 퓨즈 블로윙(Blowing) 공정을 수행함으로써 리페어할 셀들의 위치 정보를 생성하는 것이다.Redundancy cells are added to replace defective devices or circuits in the design of devices for the purpose of improving the manufacturing yield of devices in the event of a defect in the semiconductor device manufacturing process, and connecting the redundant cells to the integrated circuit. In order to design a fuse together, the repair process is a process in which a cell, which has been found to be defective through an inspection process, is connected to a spare cell embedded in a chip using the fuse to be regenerated. That is, location information of cells to be repaired is generated by performing a fuse blowing process of cutting a specific one of the fuses using a laser.

한편, 상기 퓨즈는 다결정 폴리실리콘막으로 형성해왔으나, 상기 폴리실리콘막의 두께가 얇아지면서 상기 퓨즈와 콘택하도록 형성되는 콘택 플러그가 퓨즈를 관통하여 형성되는 현상이 유발되었다. 이에, 종래에는 TiN막과 폴리실리콘막의 적층 구조로 형성하는 방법을 사용하게 되었다.Meanwhile, the fuse has been formed of a polycrystalline polysilicon film. However, as the thickness of the polysilicon film becomes thin, a contact plug formed to contact the fuse is caused to penetrate through the fuse. Thus, conventionally, a method of forming a stacked structure of a TiN film and a polysilicon film has been used.

이하에서는, 도 1을 참조하여 종래의 TiN막과 폴리실리콘막의 적층 구조로 이루어진 퓨즈를 포함한 반도체 소자의 퓨즈박스를 설명하도록 한다.Hereinafter, a fuse box of a semiconductor device including a fuse having a stacked structure of a conventional TiN film and a polysilicon film will be described with reference to FIG. 1.

도 1을 참조하면, 종래의 퓨즈박스는 반도체 기판(11)의 퓨즈 영역에 형성된 제1층간절연막(12), 상기 제1층간절연막(12) 상에 형성된 퓨즈(15), 상기 퓨즈(15)를 덮도록 제1층간절연막(12) 상에 형성된 제2층간절연막(16), 상기 제2층간절연막(16) 내에 퓨즈(15)의 양측부와 콘택되게 형성된 콘택 플러그(17) 및 상기 제2층간절연막(16) 상에 콘택 플러그(17)와 콘택되게 형성된 금속배선(18)으로 구성된다.Referring to FIG. 1, a conventional fuse box includes a first interlayer insulating layer 12 formed in a fuse region of a semiconductor substrate 11, a fuse 15 formed on the first interlayer insulating layer 12, and the fuse 15. A second interlayer insulating film 16 formed on the first interlayer insulating film 12 so as to cover the contact hole, a contact plug 17 and a second contact hole formed in contact with both sides of the fuse 15 in the second interlayer insulating film 16. The metal wiring 18 is formed on the interlayer insulating film 16 to be in contact with the contact plug 17.

여기서, 상기 퓨즈(15)는 TiN막(13)과 폴리실리콘막(14)의 적층막 구조로 형성되며, 상기 제2층간절연막(16) 상에는 절연막(19)과 보호막(20)이 차례로 형성된다. 그리고, 상기 퓨즈 영역의 보호막(20), 절연막(19) 및 일두 두께의 제2층간절연막(16) 내에는 퓨즈(15) 상에 소정 두께의 제2층간절연막(16)을 잔류시킨 리페어 용 트렌치(T)가 형성된다. Here, the fuse 15 is formed of a laminated film structure of the TiN film 13 and the polysilicon film 14, and the insulating film 19 and the protective film 20 are sequentially formed on the second interlayer insulating film 16. . In the protective film 20, the insulating film 19, and the one-thick second interlayer insulating film 16 of the fuse region, a repair trench in which the second interlayer insulating film 16 having a predetermined thickness is left on the fuse 15. (T) is formed.

이후, 도시하지는 않았으나, 레이저를 이용해서 상기 퓨즈들 중 특정 퓨즈를 절단하는 퓨즈 블로윙(Blowing) 공정을 포함하는 공지의 신뢰성 평가 및 리페어 공정을 차례로 수행한다.Then, although not shown, a known reliability evaluation and repair process including a fuse blowing process of cutting a specific one of the fuses using a laser is sequentially performed.

여기서, 상기 블로윙 공정시 절단된 퓨즈의 TiN막과 폴리실리콘막이 공기 중으로 노출되는데, 상기 블로윙 공정 후에 수행되는 후속 신뢰성 평가시 상기 절단된 곳을 통해 습기가 침투하여 블로윙된 퓨즈의 TiN막이 산화되며 저항이 증가한다.Here, the TiN film and the polysilicon film of the fuse blown during the blowing process are exposed to the air. In the subsequent reliability evaluation performed after the blowing process, the TiN film of the blown fuse is oxidized and moisture penetrates through the cut place. This increases.

그러나, 전술한 종래기술의 경우에는 산화된 TiN막의 부피가 팽창하여, 도 2에 도시된 바와 같이, 제1 및 제2층간절연막 계면에 틈이 형성되는 크랙(Crack)이 발생한다는 문제점이 있다. However, in the above-described prior art, there is a problem in that the volume of the oxidized TiN film is expanded, so that cracks, in which gaps are formed at the interface between the first and second interlayer insulating films, are generated as shown in FIG. 2.

또한, 상기 크랙이 블로윙되지 않은 인접 퓨즈까지 계속 진행됨에 따라 인접 퓨즈의 TiN막이 산화되기 때문에 블로윙되지 않은 인접 퓨즈의 저항이 증가하여 마치 블로윙된 것처럼 잘못 인식되는 페일이 유발된다는 문제점이 있다.In addition, as the crack continues to the non-blowed adjacent fuse, the TiN film of the adjacent fuse is oxidized, so that the resistance of the non-blowed adjacent fuse increases, causing a fail that is incorrectly recognized as if blown.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 블로윙 공정 및 신뢰성 평가로 인해 유발되는 크랙의 발생을 방지할 수 있는 반도체 소자의 퓨즈박스 및 그의 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a fuse box of a semiconductor device and a method of forming the same, which are devised to solve the conventional problems as described above, which can prevent the occurrence of cracks caused by the blowing process and the reliability evaluation. There is this.

또한, 본 발명은 상기 크랙의 발생을 방지함으로써 크랙으로 인해 유발되는 인접 퓨즈의 페일을 방지할 수 있는 반도체 소자의 퓨즈박스 및 그의 형성방법을 제공함에 그 다른 목적이 있다.Another object of the present invention is to provide a fuse box of a semiconductor device and a method of forming the same, which can prevent a failure of an adjacent fuse caused by a crack by preventing the occurrence of the crack.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 퓨즈박스는, 하부 구조물이 형성된 반도체 기판; 상기 반도체 기판 상에 하부 구조물을 덮도록 형성된 제1층간절연막; 상기 제1층간절연막 상에 형성된 퓨즈; 상기 퓨즈를 포함한 제1층간절연막 상에 형성된 제2층간절연막; 상기 제2 및 제1층간절연막 내에 퓨즈와 콘택되게 형성된 콘택 플러그; 및 상기 제2층간절연막 상에 콘택 플러그와 콘택되게 형성된 금속배선;을 포함하는 반도체 소자의 퓨즈박스에 있어서, 상기 퓨즈는 콘택 플러그와 콘택되는 영역에서만 선택적으로 TiN막과 폴리실리콘막의 적층막 구조로 이루어지고, 나머지 영역에서는 폴리실리콘막의 단일막 구조로 이루어진 것을 특징으로 한다.The fuse box of the semiconductor device of the present invention for achieving the above object, a semiconductor substrate formed with a lower structure; A first interlayer insulating film formed on the semiconductor substrate to cover a lower structure; A fuse formed on the first interlayer insulating film; A second interlayer insulating film formed on the first interlayer insulating film including the fuse; A contact plug formed in contact with the fuse in the second and first interlayer insulating films; And a metal wiring formed on the second interlayer insulating film to be in contact with the contact plug, wherein the fuse has a laminated film structure of a TiN film and a polysilicon film selectively in a region in contact with the contact plug. In the remaining area, the polysilicon film is made of a single film structure.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 퓨즈박스 형성방법은, 하부 구조물이 형성된 반도체 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 TiN막을 증착하는 단계; 상기 TiN막을 식각해서 TiN 패턴을 형성하는 단계; 상기 TiN 패턴을 포함한 제1층간절연막 상에 폴리실리콘막을 형성하는 단계; 상기 TiN 패턴을 덮는 형태로 폴리실리콘막을 패터닝해서 TiN막과 폴리실리콘막의 적층막 구조로 이루어진 퓨즈를 형성하는 단계; 상기 퓨즈를 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2 및 제1층간절연막 내에 퓨즈와 콘택되게 콘택 플러그를 형성하는 단계; 및 상기 제2층간절연막 상에 콘택 플러그와 콘택되게 금속배선을 형성하는 단계;를 포함하며, 상기 콘택 플러그는 TiN막 패턴이 형성된 영역의 제2층간절연막 부분에 형성하는 것을 특징으로 한다.In addition, the fuse box forming method of the semiconductor device of the present invention for achieving the above object comprises the steps of: forming a first interlayer insulating film on a semiconductor substrate formed with a lower structure; Depositing a TiN film on the first interlayer insulating film; Etching the TiN film to form a TiN pattern; Forming a polysilicon film on the first interlayer insulating film including the TiN pattern; Patterning the polysilicon film to cover the TiN pattern to form a fuse having a laminated film structure of the TiN film and the polysilicon film; Forming a second interlayer insulating film on the first interlayer insulating film including the fuse; Forming a contact plug in the second and first interlayer insulating layers to be in contact with the fuse; And forming a metal wiring on the second interlayer insulating film to be in contact with the contact plug, wherein the contact plug is formed on the second interlayer insulating film portion in the region where the TiN film pattern is formed.

여기서, 상기 TiN 패턴을 형성하는 단계는, 상기 TiN막 상에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층 상에 콘택 플러그 예정 영역을 가리는 마스크패턴을 형성하는 단계; 상기 마스크패턴에 의해 노출된 폴리실리콘층과 TiN막 부분을 선택적으로 제거하는 단계; 및 상기 마스크패턴을 제거하는 단계;를 포함하는 것을 특징으로 한다.Here, the forming of the TiN pattern may include forming a polysilicon layer on the TiN film; Forming a mask pattern on the polysilicon layer, the mask pattern covering a contact plug region; Selectively removing the polysilicon layer and the TiN film portion exposed by the mask pattern; And removing the mask pattern.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은, 상기 제1층간절연막 상에 콘택 플러그와 콘택하는 부분에서는 TiN막과 폴리실리콘막의 적층막 구조를 가지며, 상기 부분을 제외한 나머지 부분에서는 폴리실리콘막의 단일막 구조를 갖는 퓨즈를 형성한다.First, the technical principle of the present invention will be briefly described. The present invention has a laminated film structure of a TiN film and a polysilicon film in a portion contacting with a contact plug on the first interlayer insulating film, A fuse having a single film structure of the polysilicon film is formed.

이렇게 하면, 상기 콘택 플러그와 콘택하는 퓨즈 부분에만 TiN막이 형성되고 블로윙될 나머지 퓨즈 부분에는 상기 TiN막이 형성되지 않으므로, 후속 신뢰성 평가시 블로윙된 퓨즈 부분으로 습기가 침투하여도 TiN막이 산화됨으로써 유발되는 크랙의 발생을 방지할 수 있으며, 이를 통해, 상기 크랙으로 인해 유발되는 인접 퓨즈의 페일을 방지할 수 있다. In this case, since the TiN film is formed only on the fuse part contacting the contact plug and the TiN film is not formed on the remaining fuse part to be blown, a crack caused by oxidation of the TiN film even when moisture penetrates into the blown fuse part during subsequent reliability evaluation. It is possible to prevent the occurrence of, through which, it is possible to prevent the failure of the adjacent fuse caused by the crack.

자세하게, 도 3을 참조하여 본 발명의 실시예에 따른 반도체 소자의 퓨즈박 스를 설명하도록 한다.In detail, the fuse box of the semiconductor device according to the embodiment of the present invention will be described with reference to FIG. 3.

도 3을 참조하면, 본 발명의 퓨즈박스는, 하부 구조물(도시안됨)이 형성된 반도체 기판(31), 상기 반도체 기판(31) 상에 하부 구조물을 덮도록 형성된 제1층간절연막(32), 상기 제1층간절연막(33) 상에 형성된 퓨즈(35), 상기 퓨즈(35)를 포함한 제1층간절연막(32) 상에 형성된 제2층간절연막(36), 상기 제2 및 제1층간절연막(36,32) 내에 퓨즈(35)와 콘택되게 형성된 콘택 플러그(37), 상기 제2층간절연막(36) 상에 콘택 플러그(37)와 콘택되게 형성된 금속배선(38)으로 구성된다.Referring to FIG. 3, the fuse box of the present invention may include a semiconductor substrate 31 having a lower structure (not shown), a first interlayer insulating layer 32 formed to cover the lower structure on the semiconductor substrate 31, and the A fuse 35 formed on the first interlayer insulating film 33, a second interlayer insulating film 36 formed on the first interlayer insulating film 32 including the fuse 35, and the second and first interlayer insulating films 36. And a contact plug 37 formed in contact with the fuse 35 in the 32, and a metal wiring 38 formed in contact with the contact plug 37 on the second interlayer insulating layer 36.

상기 금속배선(38)을 포함한 제2층간절연막(36) 상에는 절연막(39)과 보호막(40)이 차례로 형성된다. 그리고, 상기 퓨즈 영역의 보호막(40), 절연막(39) 및 일두 두께의 제2층간절연막(36) 내에는 퓨즈(35) 상에 소정 두께의 제2층간절연막(36)을 잔류시킨 리페어용 트렌치(T)가 형성된다. The insulating film 39 and the protective film 40 are sequentially formed on the second interlayer insulating film 36 including the metal wiring 38. In the protective film 40, the insulating film 39, and the one-thick second interlayer insulating film 36 in the fuse region, a repair trench in which the second interlayer insulating film 36 having a predetermined thickness is left on the fuse 35 is formed. (T) is formed.

또한, 상기 퓨즈(35)는 콘택 플러그(37)와 콘택되는 영역에서만 선택적으로 TiN 패턴(33a)과 폴리실리콘막(34)의 적층막 구조로 이루어지고, 나머지 영역에서는 폴리실리콘막(34)의 단일막 구조로 이루어진다.In addition, the fuse 35 has a laminated film structure of the TiN pattern 33a and the polysilicon film 34 selectively only in the region in contact with the contact plug 37, and the polysilicon film 34 in the remaining region. It consists of a single membrane structure.

여기서, 본 발명은 퓨즈(35)의 접촉 저항을 형성하기 위해 콘택 플러그(37)와 콘택되는 부분에만 TiN 패턴(33a)과 폴리실리콘막(34)의 적층막으로 이루어진 퓨즈(35)를 형성하고, 블로윙 예정 영역을 포함한 나머지 부분에는 폴리실리콘막(34)의 단일막으로 이루어진 퓨즈(35)를 형성함으로써 후속 신뢰성 평가시 TiN막의 산화로 인해 유발되는 크랙의 발생을 방지할 수 있으며, 이를 통해, 인접 퓨즈의 페일을 방지할 수 있다.Here, the present invention forms a fuse 35 made of a laminated film of the TiN pattern 33a and the polysilicon film 34 only at the portion contacted with the contact plug 37 to form a contact resistance of the fuse 35. , By forming a fuse 35 formed of a single layer of the polysilicon layer 34 in the remaining portion including the scheduled blowing region, it is possible to prevent the occurrence of cracks caused by oxidation of the TiN layer during the subsequent reliability evaluation, Failure of adjacent fuses can be prevented.

자세하게, 도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.4A to 4E are cross-sectional views illustrating processes for forming a fuse box of a semiconductor device according to an exemplary embodiment of the present invention.

도 4a를 참조하면, 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(31)의 퓨즈 영역 상에 상기 하부 구조물을 덮도록 제1층간절연막(32)을 형성한다. 그 다음, 상기 제1층간절연막(32) 상에 TiN막(33)을 증착한다.Referring to FIG. 4A, a first interlayer insulating layer 32 is formed on a fuse region of a semiconductor substrate 31 on which a predetermined lower structure (not shown) is formed to cover the lower structure. Next, a TiN film 33 is deposited on the first interlayer insulating film 32.

도 4b를 참조하면, 상기 TiN막(33)에 후속으로 증착될 폴리실리콘막 두께의 1/10 정도의 두께로 얇은 폴리실리콘층(도시안됨)을 형성한 후, 상기 폴리실리콘층 상에 콘택 플러그 예정 영역을 가리는 마스크패턴(도시안됨)을 형성한다. 여기서, 상기 폴리실리콘층은 후속 TiN막 패턴을 형성하기 위한 포토 공정시의 반사방지막으로서 형성해 주는 것이다.Referring to FIG. 4B, a thin polysilicon layer (not shown) is formed on the TiN layer 33 to a thickness of about 1/10 of the thickness of the polysilicon layer to be subsequently deposited, and then a contact plug is formed on the polysilicon layer. A mask pattern (not shown) covering a predetermined area is formed. Here, the polysilicon layer is formed as an anti-reflection film during the photo process for forming a subsequent TiN film pattern.

이어서, 상기 마스크패턴에 의해 노출된 폴리실리콘층과 TiN막 부분을 선택적으로 제거하여 TiN 패턴(33a)을 형성한 다음, 상기 마스크패턴을 제거한다.Subsequently, the polysilicon layer and the TiN film portion exposed by the mask pattern are selectively removed to form the TiN pattern 33a, and then the mask pattern is removed.

도 4c를 참조하면, 상기 TiN 패턴(33a)을 포함한 제1층간절연막(32) 상에 상기 TiN 패턴(33a)을 덮도록 폴리실리콘막(34)을 증착한다. 다음으로, 상기 폴리실리콘막(34)과 TiN 패턴(33a)을 패터닝하여 상기 제1층간절연막(32) 상에 퓨즈(35)를 형성한다. Referring to FIG. 4C, a polysilicon layer 34 is deposited on the first interlayer insulating layer 32 including the TiN pattern 33a to cover the TiN pattern 33a. Next, the polysilicon layer 34 and the TiN pattern 33a are patterned to form a fuse 35 on the first interlayer insulating layer 32.

여기서, 상기 퓨즈(35)는 접촉 저항을 형성하기 위한 콘택 플러그와 콘택되는 영역에서는 TiN 패턴(33a)과 폴리실리콘막(34)의 적층막 구조로 이루어지지만, 블로윙 예정 영역을 포함한 나머지 영역에서는 폴리실리콘막(34)의 단일막 구조로 이루어진다. 따라서, 본 발명은 후속 블로윙 공정시 TiN막이 공기 중에 노출되지 않으므로 TiN막의 산화를 방지할 수 있으며, 이에 따라, 크랙의 발생을 방지할 수 있다.Here, the fuse 35 is formed of a laminated film structure of the TiN pattern 33a and the polysilicon film 34 in a region in contact with a contact plug for forming a contact resistance, but in the remaining region including a region to be blown, the poly The silicon film 34 has a single film structure. Therefore, in the present invention, since the TiN film is not exposed to air during the subsequent blowing process, oxidation of the TiN film can be prevented, and thus generation of cracks can be prevented.

도 4d를 참조하면, 상기 퓨즈(35)를 포함한 제1층간절연막(32) 상에 상기 퓨즈(35)를 덮도록 제2층간절연막(36)을 형성한 다음, 상기 제2층간절연막(36)과 폴리실리콘막(34)을 식각하여 콘택홀을 형성한다. Referring to FIG. 4D, a second interlayer insulating film 36 is formed on the first interlayer insulating film 32 including the fuse 35 to cover the fuse 35, and then the second interlayer insulating film 36 is formed. And the polysilicon film 34 are etched to form contact holes.

계속해서, 상기 콘택홀을 매립하도록 금속막을 증착한 후, 이를 CMP하여 상기 퓨즈(35)와 콘택하는 콘택 플러그(37)를 형성한다. 이때, 상기 콘택 플러그(37)는 TiN막 패턴(33a)이 형성된 영역의 제2층간절연막(36) 부분에 형성하여 퓨즈(35)의 접촉 저항을 형성할 수 있도록 한다.Subsequently, a metal film is deposited to fill the contact hole, and then CMP is formed to form a contact plug 37 contacting the fuse 35. In this case, the contact plug 37 may be formed in a portion of the second interlayer insulating film 36 in the region where the TiN film pattern 33a is formed to form a contact resistance of the fuse 35.

도 4e를 참조하면, 상기 제2층간절연막(36) 상에 콘택 플러그(37)와 콘택되게 금속배선(38)을 형성한 후, 상기 금속배선(38)을 포함한 제2층간절연막(36) 상에 금속배선간 절연을 위한 절연막(39)을 형성한 다음, 상기 절연막(39) 상에 보호막(40)을 형성한다.Referring to FIG. 4E, after the metal interconnection 38 is formed on the second interlayer dielectric layer 36 to be in contact with the contact plug 37, the second interlayer dielectric layer 36 including the metal interconnection 38 is formed on the second interlayer dielectric layer 36. An insulating film 39 for insulating between metal lines is formed on the passivation layer, and then a protective film 40 is formed on the insulating film 39.

이어서, 상기 퓨즈 영역의 보호막(40), 절연막(39) 및 일두 두께의 제2층간절연막(36)을 식각하여 퓨즈(35) 상에 소정 두께의 제2층간절연막(36)을 잔류시킨 리페어용 트렌치(T)를 형성한다. Subsequently, the protective film 40, the insulating film 39, and the one-thick second interlayer insulating film 36 in the fuse region are etched to repair the second interlayer insulating film 36 having a predetermined thickness on the fuse 35. The trench T is formed.

이후, 도시하지는 않았으나, 레이저를 이용해서 상기 퓨즈들 중 특정 퓨즈를 절단하는 퓨즈 블로윙 공정을 포함하는 공지의 신뢰성 평가 및 리페어 공정을 차례로 수행한다.Then, although not shown, a known reliability evaluation and repair process including a fuse blowing process of cutting a specific one of the fuses using a laser is sequentially performed.

여기서, 본 발명은 콘택 플러그와 콘택하는 부분에서는 TiN막과 폴리실리콘 막의 적층막으로 이루어진 퓨즈를 형성하고 나머지 부분에서는 폴리실리콘막의 단일막으로 이루어진 퓨즈를 형성함으로써, 블로윙 공정시 TiN막이 노출되지 않도록 한다. 따라서, 본 발명은 상기 TiN막의 노출로 인한 크랙의 발생을 방지할 수 있으며, 이를 통해, 상기 크랙으로 인해 유발되는 인접 퓨즈의 페일을 방지할 수 있다.In the present invention, a fuse formed of a laminated film of a TiN film and a polysilicon film is formed at a portion contacting the contact plug, and a fuse formed of a single film of a polysilicon film is formed at the remaining portion, thereby preventing the TiN film from being exposed during the blowing process. . Therefore, the present invention can prevent the occurrence of cracks due to the exposure of the TiN film, thereby preventing the failure of the adjacent fuse caused by the cracks.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 콘택 플러그와 콘택하는 부분에만 선택적으로 TiN 패턴을 포함한 퓨즈를 형성함으로써, 후속 블로윙 공정시 TiN막이 노출되어 발생하는 크랙을 방지할 수 있으며, 이를 통해, 상기 퓨즈로 인해 유발되는 인접 퓨즈의 페일을 방지할 수 있다.As described above, the present invention by forming a fuse containing a TiN pattern selectively to only the portion in contact with the contact plug, it is possible to prevent the crack caused by the exposure of the TiN film during the subsequent blowing process, through this, due to the fuse It is possible to prevent the occurrence of adjacent fuses.

Claims (3)

하부 구조물이 형성된 반도체 기판;A semiconductor substrate having a lower structure formed thereon; 상기 반도체 기판 상에 하부 구조물을 덮도록 형성된 제1층간절연막;A first interlayer insulating film formed on the semiconductor substrate to cover a lower structure; 상기 제1층간절연막 상에 형성된 퓨즈;A fuse formed on the first interlayer insulating film; 상기 퓨즈를 포함한 제1층간절연막 상에 형성된 제2층간절연막;A second interlayer insulating film formed on the first interlayer insulating film including the fuse; 상기 제2 및 제1층간절연막 내에 퓨즈와 콘택되게 형성된 콘택 플러그; 및A contact plug formed in contact with the fuse in the second and first interlayer insulating films; And 상기 제2층간절연막 상에 콘택 플러그와 콘택되게 형성된 금속배선;을 포함하는 반도체 소자의 퓨즈박스에 있어서,In the fuse box of the semiconductor device comprising a; metal wiring formed in contact with the contact plug on the second interlayer insulating film, 상기 퓨즈는 콘택 플러그와 콘택되는 영역에서만 선택적으로 TiN막과 폴리실리콘막의 적층막 구조로 이루어지고, 나머지 영역에서는 폴리실리콘막의 단일막 구조로 이루어진 것을 특징으로 하는 반도체 소자의 퓨즈박스.The fuse has a laminated structure of a TiN film and a polysilicon film selectively in the region in contact with the contact plug, and the fuse box of the semiconductor device, characterized in that the single layer structure of the polysilicon film in the remaining areas. 하부 구조물이 형성된 반도체 기판 상에 제1층간절연막을 형성하는 단계;Forming a first interlayer insulating film on a semiconductor substrate on which a lower structure is formed; 상기 제1층간절연막 상에 TiN막을 증착하는 단계;Depositing a TiN film on the first interlayer insulating film; 상기 TiN막을 식각해서 TiN 패턴을 형성하는 단계;Etching the TiN film to form a TiN pattern; 상기 TiN 패턴을 포함한 제1층간절연막 상에 폴리실리콘막을 형성하는 단계;Forming a polysilicon film on the first interlayer insulating film including the TiN pattern; 상기 TiN 패턴을 덮는 형태로 폴리실리콘막을 패터닝해서 TiN막과 폴리실리콘막의 적층막 구조로 이루어진 퓨즈를 형성하는 단계;Patterning the polysilicon film to cover the TiN pattern to form a fuse having a laminated film structure of the TiN film and the polysilicon film; 상기 퓨즈를 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계;Forming a second interlayer insulating film on the first interlayer insulating film including the fuse; 상기 제2 및 제1층간절연막 내에 퓨즈와 콘택되게 콘택 플러그를 형성하는 단계; 및Forming a contact plug in the second and first interlayer insulating layers to be in contact with the fuse; And 상기 제2층간절연막 상에 콘택 플러그와 콘택되게 금속배선을 형성하는 단계;를 포함하며,And forming a metal wiring on the second interlayer insulating layer to be in contact with the contact plug. 상기 콘택 플러그는 TiN막 패턴이 형성된 영역의 제2층간절연막 부분에 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.And forming the contact plug in the second interlayer insulating film portion of the region where the TiN film pattern is formed. 제 2 항에 있어서,The method of claim 2, 상기 TiN 패턴을 형성하는 단계는,Forming the TiN pattern, 상기 TiN막 상에 폴리실리콘층을 형성하는 단계;Forming a polysilicon layer on the TiN film; 상기 폴리실리콘층 상에 콘택 플러그 예정 영역을 가리는 마스크패턴을 형성하는 단계;Forming a mask pattern on the polysilicon layer, the mask pattern covering a contact plug region; 상기 마스크패턴에 의해 노출된 폴리실리콘층과 TiN막 부분을 선택적으로 제거하는 단계; 및Selectively removing the polysilicon layer and the TiN film portion exposed by the mask pattern; And 상기 마스크패턴을 제거하는 단계;Removing the mask pattern; 를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.A fuse box forming method of a semiconductor device comprising a.
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