KR20080020394A - Repairing method of semiconductor device - Google Patents

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KR20080020394A
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Abstract

A method for repairing a semiconductor device is provided to prevent the open of fuses due to oxidation by implementing a dummy fuse between first and second fuses apart from each other. A first interlayer dielectric(43), which covers conductive patterns(42) connected to a power supply unit, is formed on a semiconductor substrate(41) formed the conductive patterns. A conductive layer for forming repair fuses is formed on the first interlayer dielectric. By patterning the conductive layer, first and second fuses(46a,46b), which are formed apart from each other, and a dummy fuse(47) are formed between the first and second fuses. A second interlayer dielectric(48) is formed to cover the first and second fuses and the dummy fuse. The dummy fuse prevents the delivery of cracks generated from the first fuse into the second fuse in repair.

Description

반도체 소자의 리페어 방법{REPAIRING METHOD OF SEMICONDUCTOR DEVICE}REPAIRING METHOD OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 리페어 방법을 설명하기 위한 공정별 단면도.1A to 1B are cross-sectional views of processes for explaining a method of repairing a semiconductor device according to the related art.

도 2는 종래의 문제점을 설명하기 위한 반도체 소자의 사진.2 is a photograph of a semiconductor device for explaining a conventional problem.

도 3은 본 발명의 실시예에 따라 제조된 반도체 소자의 평면도.3 is a plan view of a semiconductor device manufactured in accordance with an embodiment of the present invention.

도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 리페어 방법을 설명하기 위한 공정별 단면도.4A through 4D are cross-sectional views illustrating processes of repairing a semiconductor device in accordance with an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings

41 : 반도체 기판 42 : 도전패턴41 semiconductor substrate 42 conductive pattern

43 : 제1층간절연막 44,44a,44b : TiN막43: first interlayer insulating film 44, 44a, 44b: TiN film

45,45a,45b : 폴리실리콘막 46a : 제1퓨즈45, 45a, 45b: polysilicon film 46a: first fuse

46b : 제2퓨즈 47 : 더미퓨즈46b: second fuse 47: dummy fuse

48 : 제2층간절연막 49 : 플러그48: second interlayer insulating film 49: plug

50 : 금속배선50: metal wiring

본 발명은 반도체 소자의 리페어 방법에 관한 것으로, 보다 상세하게는, 크랙(Crack)으로 인해 유발되는 인접 퓨즈의 페일을 방지하여 반도체 소자의 신뢰성을 개선할 수 있는 반도체 소자의 리페어 방법에 관한 것이다.The present invention relates to a repair method of a semiconductor device, and more particularly, to a repair method of a semiconductor device that can improve the reliability of the semiconductor device by preventing the failure of the adjacent fuse caused by the crack (Crack).

반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(Fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting : EDS)을 수행한다.A semiconductor device mainly includes a fabrication (FAB) process of repeatedly forming a circuit pattern set on a silicon substrate to form cells having an integrated circuit, and packaging the substrate on which the cells are formed in a chip unit (Chip). Packaging and assembly process. In addition, a process for inspecting electrical characteristics of cells formed on the substrate is performed between the fabrication process and the assembly process.

상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는 가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생하기 위함이다.The inspection step is a step of determining whether the cells formed on the substrate have an electrically good state or a bad state. This is to reduce the effort and cost consumed in the assembly process by removing the cells having a bad state through the inspection process before performing the assembly process. In order to detect the cells having the defective state at an early stage and regenerate them through a repair process.

여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.Here, the repair process will be described in more detail as follows.

반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 제조 수율을 향상시킬 목적으로 소자 설계시 결함이 있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 레이저를 이용해서 상기 퓨즈들 중 특정 퓨즈를 절단하는 퓨즈 블로윙(Blowing) 공정을 수행함으로써 리페어할 셀들의 위치 정보를 생성하는 것이다.Redundancy cells are added to replace defective devices or circuits in the design of devices for the purpose of improving the manufacturing yield of devices in the event of a defect during the semiconductor device manufacturing process, and connecting such redundant cells to the integrated circuit. In order to make a fuse together, the repair process is a process in which a cell, which has been found to be defective through an inspection process, is connected to a spare cell embedded in a chip using the fuse to be regenerated. That is, location information of cells to be repaired is generated by performing a fuse blowing process of cutting a specific one of the fuses using a laser.

이하에서는, 도 1a 내지 도 1b를 참조하여 종래 기술에 따른 반도체 소자의 리페어 방법을 설명하도록 한다.Hereinafter, a repair method of a semiconductor device according to the prior art will be described with reference to FIGS. 1A to 1B.

도 1a를 참조하면, 반도체 기판(11) 퓨즈 영역 상에 형성되며 전원전압 공급부(도시안됨)와 연결되도록 도전패턴(12)을 형성한 후, 상기 기판(11) 상에 도전패턴(12)을 덮도록 제1층간절연막(13)을 형성한다. Referring to FIG. 1A, after the conductive pattern 12 is formed on the fuse region of the semiconductor substrate 11 and connected to a power supply voltage (not shown), the conductive pattern 12 is formed on the substrate 11. The first interlayer insulating film 13 is formed to cover.

그 다음, 상기 제1층간절연막(13) 상에 리페어 퓨즈 형성용 도전막으로서 TiN막(14a,14b)과 폴리실리콘막(15a,15b)을 차례로 증착하고 나서, 상기 TiN막(14a,14b)과 폴리실리콘막(15a,15b)을 패터닝하여 상기 도전패턴(12)의 인접하는 측부와 각각 오버랩되도록 제1 및 제2퓨즈(16a,16b)를 형성한다. Next, TiN films 14a and 14b and polysilicon films 15a and 15b are sequentially deposited on the first interlayer insulating film 13 as conductive films for forming a repair fuse, and then the TiN films 14a and 14b are deposited. And polysilicon layers 15a and 15b are patterned to form first and second fuses 16a and 16b to overlap with adjacent sides of the conductive pattern 12, respectively.

도 1b를 참조하면, 상기 제1 및 제2퓨즈(16a,16b)를 포함한 제1층간절연막(13) 상에 제1 및 제2퓨즈(16a,16b)를 덮도록 제2층간절연막(17)을 형성한다. 계속해서, 상기 제2층간절연막(17)과 제1 및 제2퓨즈(16a,16b) 및 제1층간절연막(13) 내에 도전패턴(12)과 연결되도록 플러그(18)를 형성한 다음, 상기 제2층간절연막(17) 상에 상기 플러그(18)와 콘택되도록 금속배선(19)을 형성한다.Referring to FIG. 1B, the second interlayer insulating film 17 covers the first and second fuses 16a and 16b on the first interlayer insulating film 13 including the first and second fuses 16a and 16b. To form. Subsequently, a plug 18 is formed in the second interlayer insulating layer 17, the first and second fuses 16a and 16b, and the first interlayer insulating layer 13 so as to be connected to the conductive pattern 12. A metal wiring 19 is formed on the second interlayer insulating film 17 to be in contact with the plug 18.

이후, 도시하지는 않았으나, 레이저를 이용해서 상기 제1 및 제2퓨즈 중 어느 하나의 퓨즈를 절단하는 퓨즈 블로윙(Blowing) 공정을 포함하는 리페어 공정을 수행한 다음, 신뢰성 평가를 수행한다. Subsequently, although not shown, a repair process including a fuse blowing process of cutting one of the first and second fuses using a laser is performed, and then reliability evaluation is performed.

여기서, 상기 블로윙 공정시 절단된 퓨즈의 TiN막과 폴리실리콘막이 공기 중으로 노출되는데, 상기 리페어 공정 후에 수행되는 후속 신뢰성 평가시 상기 절단된 곳을 통해 습기가 침투하여 블로윙된 퓨즈의 TiN막이 산화되며 저항이 증가한다.Here, the TiN film and the polysilicon film of the fuse blown during the blowing process are exposed to the air. In the subsequent reliability evaluation performed after the repair process, moisture penetrates through the cut place and the TiN film of the blown fuse is oxidized and resisted. This increases.

그러나, 전술한 종래기술의 경우에는 산화된 TiN막의 부피가 팽창하여, 도 2에 도시된 바와 같이, 제1 및 제2층간절연막 계면에 틈이 형성되는 크랙(Crack)이 발생하며, 상기 크랙을 통해 블로윙된 퓨즈로부터의 균열이 블로윙되지 않은 인접 퓨즈로 전달되어 끊어지게 되는 페일이 유발된다는 문제점이 있다. 또한, 상기 인접퓨즈의 페일 때문에, 반도체 소자의 신뢰성이 저하된다는 다른 문제점이 있다.However, in the above-described prior art, the volume of the oxidized TiN film expands, and as shown in FIG. 2, cracks are formed in the gap between the first and second interlayer insulating film interfaces. There is a problem that a crack from the blown fuse is transferred to an adjacent non-blowed fuse to cause a fail to be broken. In addition, there is another problem that the reliability of the semiconductor device is lowered due to the failure of the adjacent fuse.

따라서, 본 발명은 전술한 종래의 문제점을 해결하기 위해 안출된 것으로서, 크랙으로 인해 유발되는 인접 퓨즈의 페일을 방지할 수 있는 반도체 소자의 리페어 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for repairing a semiconductor device capable of preventing a failure of an adjacent fuse caused by a crack, which is devised to solve the above-described conventional problem.

또한, 본 발명은 상기 인접 퓨즈의 페일을 방지함으로써 반도체 소자의 신뢰성을 개선할 수 있는 반도체 소자의 리페어 방법을 제공함에 그 다른 목적이 있다.Another object of the present invention is to provide a method of repairing a semiconductor device, which can improve reliability of a semiconductor device by preventing a failure of the adjacent fuse.

상기와 같은 목적을 달성하기 위한 반도체 소자의 리페어 방법은, 전원전압 공급부와 연결되게 도전패턴이 형성된 반도체 기판 상에 상기 도전패턴을 덮도록 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 리페어 퓨즈 형성용 도전막을 형성하는 단계; 상기 도전막을 패터닝해서 다수의 패턴들로 구성되고 상호간에 이격 배치되는 제1 및 제2퓨즈와 상기 제1퓨즈와 제2퓨즈 사이에 배치되는 더미퓨즈를 형성하는 단계; 및 상기 제1 및 제2퓨즈와 더미퓨즈를 덮도록 제2층간절연막을 형성하는 단계;를 포함하며, 상기 더미퓨즈는 리페어시 제1퓨즈 또는 제2퓨즈로부터의 균열이 제2퓨즈로 전달되는 것을 차단하도록 기능하는 것을 특징으로 한다.In order to achieve the above object, a repair method of a semiconductor device may include forming a first interlayer insulating film on a semiconductor substrate on which a conductive pattern is formed to be connected to a power supply voltage supply unit to cover the conductive pattern; Forming a repair fuse forming conductive film on the first interlayer insulating film; Patterning the conductive layer to form first and second fuses formed of a plurality of patterns and spaced apart from each other, and a dummy fuse disposed between the first and second fuses; And forming a second interlayer insulating film to cover the first and second fuses and the dummy fuses, wherein the dummy fuses are provided with cracks from the first or second fuses to be repaired. It is characterized in that the function to block.

여기서, 상기 리페어 퓨즈 형성용 도전막은 TiN막과 폴리실리콘막의 적층막으로 형성하는 것을 특징으로 한다.The repair fuse-forming conductive film may be formed of a laminated film of a TiN film and a polysilicon film.

상기 제1 및 제2퓨즈는 등간격으로 배치되는 다수의 패턴들로 구성되도록 형성하는 것을 특징으로 한다.The first and second fuses may be formed to include a plurality of patterns arranged at equal intervals.

상기 제1 및 제2퓨즈는 2단 퓨즈로 형성하는 것을 특징으로 한다.The first and second fuses may be formed as two-stage fuses.

상기 더미퓨즈는 상기 제1 및 제2퓨즈와 수직한 방향으로 형성하는 것을 특징으로 한다.The dummy fuse may be formed in a direction perpendicular to the first and second fuses.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은, 도 3에 도시된 바와 같이, 반도체 기판 상에 형성된 제1층간절연막 상에 서로 등간격으로 배치 되는 다수의 패턴들로 구성되고 상호간에 이격 배치되는 제1퓨즈(F1)와 제2퓨즈(F2)를 형성함과 아울러 상기 제1퓨즈(F1)와 제2퓨즈(F2) 사이에 상기 제1 및 제2퓨즈(F1,F2)와 수직한 방향으로 더미퓨즈를 형성해준다. 이때, 상기 제1 및 제2퓨즈(F1,F2) 및 더미퓨즈는 TiN막과 폴리실리콘막의 적층막으로 형성한다.First, the technical principle of the present invention will be briefly described. As shown in FIG. 3, the present invention is composed of a plurality of patterns disposed at equal intervals on each other on a first interlayer insulating film formed on a semiconductor substrate, and mutually. The first fuse F1 and the second fuse F2 are spaced apart from each other, and the first and second fuses F1 and F2 are disposed between the first fuse F1 and the second fuse F2. And form a dummy fuse in a direction perpendicular to the. In this case, the first and second fuses F1 and F2 and the dummy fuse are formed of a laminated film of a TiN film and a polysilicon film.

이렇게 하면, 리페어 공정시 상기 제1퓨즈(F1)가 블로윙되어 TiN막이 산화되고 크랙이 발생하더라도 상기 더미퓨즈가 블로윙된 제1퓨즈(F1)로부터의 균열이 인접한 제2퓨즈(F2)로 전달되는 것을 차단하는 역할을 하므로, 후속 신뢰성 평가시 상기 제2퓨즈(F2)가 끊어지는 페일을 방지할 수 있으며, 이를 통해, 반도체 소자의 신뢰성을 개선할 수 있다.In this case, even when the first fuse F1 is blown during the repair process and the TiN film is oxidized and cracks are generated, cracks from the first fuse F1 to which the dummy fuse is blown are transferred to the adjacent second fuse F2. Since the second fuse F2 is prevented from failing during the subsequent reliability evaluation, it is possible to improve the reliability of the semiconductor device.

자세하게, 도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 리페어 방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.In detail, FIGS. 4A to 4D are cross-sectional views illustrating processes for repairing a semiconductor device according to an embodiment of the present invention.

도 4a를 참조하면, 반도체 기판(41) 상에 전원전압 공급부(도시안됨)와 연결되도록 도전패턴(42)을 형성한 후, 상기 도전패턴(42)을 덮도록 상기 도전패턴(42)을 포함한 기판(41) 상에 제1층간절연막(43)을 형성한다. 그 다음, 상기 제1층간절연막(43) 상에 TiN막(44)과 폴리실리콘막(45)을 차례로 형성한다.Referring to FIG. 4A, after the conductive pattern 42 is formed on the semiconductor substrate 41 to be connected to a power supply voltage (not shown), the conductive pattern 42 is covered to cover the conductive pattern 42. A first interlayer insulating film 43 is formed on the substrate 41. Next, a TiN film 44 and a polysilicon film 45 are sequentially formed on the first interlayer insulating film 43.

도 4b를 참조하면, 상기 폴리실리콘막(45)과 TiN막(44)을 식각해서 이격 배치되는 제1 및 제2퓨즈(46a,46b)와 제1퓨즈(46a)과 제2퓨즈(46b) 사이에 더미퓨즈(47)을 형성한다. 이때, 상기 제1 및 제2퓨즈(46a,46b)은 하나의 전원전압 공급부(도시안됨)를 공유하도록 형성되며, TiN막(44a,44b)과 폴리실리콘막(45a,45b)의 적층막 구조를 갖는다. Referring to FIG. 4B, the first and second fuses 46a and 46b, the first fuse 46a, and the second fuse 46b which are spaced apart by etching the polysilicon film 45 and the TiN film 44 are etched away. A dummy fuse 47 is formed therebetween. At this time, the first and second fuses 46a and 46b are formed to share one power supply voltage supply unit (not shown), and the stacked structure of the TiN films 44a and 44b and the polysilicon films 45a and 45b. Has

여기서, 상기 더미퓨즈(47)은 TiN막(44)과 폴리실리콘막(45)의 적층막 구조를 가지며, 상기 제1 및 제2퓨즈(F1,F2)와 수직한 방향을 갖도록 형성되는데, 제1퓨즈(46a)가 블로윙되어 후속 신뢰성 평가시 크랙이 발생하더라도 상기 제1퓨즈(46a)로부터의 균열이 인접한 제2퓨즈(46b)로 전달되는 것을 차단하는 역할을 한다.Here, the dummy fuse 47 has a laminated film structure of the TiN film 44 and the polysilicon film 45, and is formed to have a direction perpendicular to the first and second fuses F1 and F2. Even if one fuse 46a is blown and a crack occurs in the subsequent reliability evaluation, the first fuse 46a blocks the crack from the first fuse 46a from being transferred to the adjacent second fuse 46b.

도 4c를 참조하면, 상기 제1 및 제2퓨즈(46a,46b)와 더미퓨즈(47)가 형성된 제1층간절연막(43) 상에 제1 및 제2퓨즈(46a,46b)와 더미퓨즈(47)를 덮도록 제2층간절연막(48)을 형성한다.Referring to FIG. 4C, the first and second fuses 46a and 46b and the dummy fuses are formed on the first interlayer insulating layer 43 on which the first and second fuses 46a and 46b and the dummy fuses 47 are formed. A second interlayer insulating film 48 is formed so as to cover 47.

도 4d를 참조하면, 상기 제1 및 제2층간절연막(43,48)과 제1 및 제2퓨즈(46a,46b) 및 내에 상기 도전패턴(42)과 연결되게 플러그(49)들을 형성한다. 다음으로, 상기 제2층간절연막(48) 상에 상기 플러그(49)들과 콘택되는 금속배선(50)을 형성한다.Referring to FIG. 4D, plugs 49 may be formed to be connected to the first and second interlayer insulating layers 43 and 48, the first and second fuses 46a and 46b, and the conductive pattern 42. Next, a metal wiring 50 in contact with the plugs 49 is formed on the second interlayer insulating layer 48.

이후, 도시하지는 않았으나, 레이저를 이용해서 상기 제1 및 제2퓨즈 중 어느 하나의 퓨즈를 절단하는 퓨즈 블로윙(Blowing) 공정을 포함하는 리페어 공정과 후속 신뢰성 평가 공정을 차례로 수행한다. Subsequently, although not shown, a repair process including a blow blowing process of cutting one of the first and second fuses using a laser and a subsequent reliability evaluation process are sequentially performed.

이때, 상기 블로윙 공정시 절단된 퓨즈의 TiN막과 폴리실리콘막이 공기 중으로 노출되는데, 상기 리페어 공정 후에 수행되는 후속 신뢰성 평가시 상기 절단된 곳을 통해 습기가 침투하여 블로윙된 퓨즈의 TiN막이 산화되며 저항이 증가한다. At this time, the TiN film and the polysilicon film of the fuse blown during the blowing process are exposed to the air. In the subsequent reliability evaluation performed after the repair process, moisture penetrates through the cut place and the TiN film of the blown fuse is oxidized and resisted. This increases.

여기서, 본 발명은 블로윙 공정으로 인해 산화된 TiN막의 부피가 팽창하여 제1 및 제2층간절연막 계면에 틈이 형성되는 크랙이 발생하더라도, 상기 제1퓨즈와 제2퓨즈 사이에 형성된 더미퓨즈가 제1퓨즈로부터의 균열이 상기 크랙을 통해 인접한 제2퓨즈로 전달되는 것을 차단하는 역할을 하므로, 인접한 제2퓨즈가 끊어지는 페일을 방지할 수 있으며, 이를 통해, 반도체 소자의 신뢰성을 개선할 수 있다.Here, in the present invention, even if the volume of the oxidized TiN film is expanded due to the blowing process to generate cracks at the interface between the first and second interlayer insulating films, a dummy fuse formed between the first fuse and the second fuse is formed. Since the crack from the first fuse serves to block the transfer of the adjacent second fuse through the crack, it is possible to prevent the failure of the adjacent second fuse is broken, thereby improving the reliability of the semiconductor device. .

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 서로 이격된 제1 및 제2퓨즈 사이에 더미퓨즈를 형성함으로써, 신뢰성 평가시 크랙이 발생하더라도 상기 더미퓨즈가 블로윙된 제1퓨즈로부터의 균열이 인접한 제2퓨즈로 전달되는 것을 차단하는 역할을 하므로 인접한 제2퓨즈가 산화되어 끊어지는 페일을 방지할 수 있다.As described above, the present invention forms a dummy fuse between the first and second fuses spaced apart from each other, so that cracks from the first fuse to which the dummy fuse is blown are adjacent to the second fuse even if a crack occurs in the reliability evaluation. Since it serves to block transmission, it is possible to prevent a failing break of an adjacent second fuse.

따라서, 본 발명은 상기 인접 퓨즈의 페일로 인한 반도체 소자의 신뢰성 저하를 방지할 수 있다.Therefore, the present invention can prevent a decrease in reliability of the semiconductor device due to the failure of the adjacent fuse.

Claims (5)

전원전압 공급부와 연결되게 도전패턴이 형성된 반도체 기판 상에 상기 도전패턴을 덮도록 제1층간절연막을 형성하는 단계;Forming a first interlayer insulating film on the semiconductor substrate on which the conductive pattern is formed to be connected to a power supply voltage supply so as to cover the conductive pattern; 상기 제1층간절연막 상에 리페어 퓨즈 형성용 도전막을 형성하는 단계;Forming a repair fuse forming conductive film on the first interlayer insulating film; 상기 도전막을 패터닝해서 다수의 패턴들로 구성되고 상호간에 이격 배치되는 제1 및 제2퓨즈와 상기 제1퓨즈와 제2퓨즈 사이에 배치되는 더미퓨즈를 형성하는 단계; 및Patterning the conductive layer to form first and second fuses formed of a plurality of patterns and spaced apart from each other, and a dummy fuse disposed between the first and second fuses; And 상기 제1 및 제2퓨즈와 더미퓨즈를 덮도록 제2층간절연막을 형성하는 단계;를 포함하며,And forming a second interlayer insulating film to cover the first and second fuses and the dummy fuses. 상기 더미퓨즈는 리페어시 제1퓨즈 또는 제2퓨즈로부터의 균열이 제2퓨즈로 전달되는 것을 차단하도록 기능하는 것을 특징으로 하는 반도체 소자의 리페어 방법.The dummy fuse is a repair method of a semiconductor device, characterized in that to function to block the transfer of the crack from the first fuse or the second fuse to the second fuse. 제 1 항에 있어서,The method of claim 1, 상기 리페어 퓨즈 형성용 도전막은 TiN막과 폴리실리콘막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 리페어 방법.The repair fuse forming conductive film is formed of a laminated film of a TiN film and a polysilicon film. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2퓨즈는 등간격으로 배치되는 다수의 패턴들로 구성되도록 형 성하는 것을 특징으로 하는 반도체 소자의 리페어 방법.The first and second fuses are formed to be composed of a plurality of patterns arranged at equal intervals repair method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2퓨즈는 2단 퓨즈로 형성하는 것을 특징으로 하는 반도체 소자의 리페어 방법.And the first and second fuses are formed of a two-stage fuse. 제 1 항에 있어서,The method of claim 1, 상기 더미퓨즈는 상기 제1 및 제2퓨즈와 수직한 방향으로 형성하는 것을 특징으로 하는 반도체 소자의 리페어 방법.The dummy fuse may be formed in a direction perpendicular to the first and second fuses.
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