KR100570065B1

KR100570065B1 - Manufacturing method of semiconductor device

Info

Publication number: KR100570065B1
Application number: KR1020040113559A
Authority: KR
Inventors: 최기수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-12-28
Filing date: 2004-12-28
Publication date: 2006-04-10

Abstract

본 발명은 퓨즈박스에 형성된 퓨즈를 블로우잉시켜 리페어를 실시하는 반도체소자에 관한 것으로서, 특히 퓨즈박스의 가아드 링을 경사형으로 형성하되, 제1 및 제2금속배선 만으로 형성하였으므로, 구조적인 스트레스 발생을 줄이고, 스트레스를 분산시켜 크랙 발생을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device which blows a fuse formed in a fuse box and performs repair. In particular, the guard ring of the fuse box is formed to be inclined, but only the first and second metal wires are used, and thus the structural stress is reduced. It can reduce generation and distribute stress to prevent cracking, improving process yield and reliability of device operation.

퓨즈박스, 크랙, 가아드 링Fuse Box, Crack, Guard Ring

Description

Manufacturing method of semiconductor device

도 1a 및 도 1b는 종래 반도체소자에 크랙이 형성된 상태의 SEM 사진. 1A and 1B are SEM images of cracks formed on a conventional semiconductor device.

도 2는 본 발명에 따른 반도체소자의 단면도. 2 is a cross-sectional view of a semiconductor device according to the present invention.

도 3은 본 발명에 따른 반도체소자의 단면 SEM 사진. 3 is a cross-sectional SEM photograph of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>

10 : 층간절연막 12 : 퓨즈10: interlayer insulating film 12: fuse

14 : 평탄화 절연막 16 : 식각장벽층14 planarization insulating film 16: etching barrier layer

18 : 제1금속배선 20 : 층간절연막 18: first metal wiring 20: interlayer insulating film

22 : 제2금속배선 24, 26 : 페시베이션막22: second metal wiring 24, 26: passivation film

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 퓨즈박스의 가아드 링을 제1 및 제2금속배선만으로 형성하여 소자에 가해지는 스트레스를 감소시켜 크랙 발생을 방지 할 수 있는 반도체소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and in particular, a method of manufacturing a semiconductor device capable of preventing cracks by reducing stress applied to a device by forming a guard ring of a fuse box using only first and second metal wirings. It is about.

일반적으로 반도체 소자는 제조공정을 완료한 후, 웨이퍼 상에 존재하는 각각의 메모리소자들의 전기적 특성검사를 실시하여 양품과 불량품을 가려낸다. 여기서 불량품중 그 소자 내부의 메모리 영역 내에 불량된 비트 단위의 셀이 어느 한도, 리페어 가능한 한도 이내로 존재하게 되면, 소자 내에 이미 만들어 놓은 여분 셀로 대치시킨 후, 양품여부를 재시험하게 된다. In general, the semiconductor device, after completing the manufacturing process, the electrical characteristics of each memory device on the wafer is tested to screen the good and bad. If a defective bit unit exists within the memory area inside the device within the limit of repair, the defective cell is replaced with a spare cell already made in the device, and then the test is performed again.

종래 반도체 메모리 소자의 웨이퍼 시험방법은 VLSI 메모리 테스트 시스템(memory test system)내 여러 가지 패턴기법을 이용하여 메모리 소자의 동작특성 및 메모리 영역내의 여러 가지 결함을 시험하여 양품(good die), 리페어 가능한 소자(repairable die) 또는 불량품(fail die)으로 구분한 후, 리페어 알고리즘(repair algorithm)에 만족되는 리페어 가능 소자에 대해서 테스트 시스템내 폐일 비트 서칭 유틸리티(fail bit searching utility)를 이용하여 리페어 되어야 할 어드레스를 주 컴퓨터의 데이터 파일에 저장한다. The wafer test method of the conventional semiconductor memory device is a good die and repairable device by testing the operating characteristics of the memory device and various defects in the memory area using various pattern techniques in a VLSI memory test system. After the classification into a repairable die or a defective die, the repairable device that satisfies the repair algorithm is identified by using a fail bit searching utility in the test system. Save to a data file on the host computer.

그다음 리페어 가능 소자에 대해서 레이저 리페어 시스템(LASER REPAIR SYSTEM)을 사용하여 각각의 소자에 맞는 리페어 알고리즘(repair algorithm)에 의거 퓨즈 부로우잉 하여 여분 셀로 대치한 후, 상기 대치된 셀이 정상적으로 동작을 하는지의 여부를 이차적 전기 특성 검사로 판단한다. Then, the repairable device is fuse blown by using a laser repair system (LASER REPAIR SYSTEM) according to the repair algorithm for each device to replace the spare cell, and then the replacement cell is operated normally. It is determined by the secondary electrical property test.

그 후, 검사 완료된 칩을 패키지 공정을 진행하여 완성한다. Thereafter, the inspected chip is completed by a package process.

상기 패키지 공정은 다이싱, 다이 어테치, 와이어본딩 트랜스퍼 몰딩, 마킹, 트림 및 포밍과 솔더링 등의 과정을 거치게 된다. The package process is performed through dicing, die attach, wirebond transfer molding, marking, trimming, forming and soldering.

일반적인 반도체소자는, 반도체 기판의 일측에 리페어를 위한 퓨즈들이 형성 되어 있으며, 상기 퓨즈의 주변으로 가아드 링이 형성되어 있다. 여기서 상기 가아드 링은 금속배선 형성 공정시 함께 형성되는데, 퓨즈 형성, 제1금속배선 콘택 오픈 및 제1금속배선 콘택플러그 형성, 제1금속배선 형성, 제2금속배선 콘택 오픈 및 제2금속배선 콘택플러그 형성, 제2금속배선 형성의 공정을 거쳐 가아드 링이 완성된다. In a typical semiconductor device, fuses for repair are formed on one side of a semiconductor substrate, and a guard ring is formed around the fuse. Here, the guard ring is formed together during the metallization forming process, fuse formation, first metallization contact opening and first metallization contact plug formation, first metallization formation, second metallization contact opening and second metallization. The guard ring is completed through a process of forming a contact plug and forming a second metal wiring.

그 후, 전기 테스트와 리페어를 실시하고, 페키지 공정을 거쳐 반도체 패키지를 완성한다. Thereafter, electrical tests and repairs are performed, and a semiconductor package is completed through a packaging process.

상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 소자의 디자인 룰이 감소되어 퓨즈박스의 오픈 크기가 감소되고, 평탄화 공정에 의해 퓨즈의 깊이가 증가되어 패키지 공정에서 EMC 필름에 의한 기계적 스트레스가 증가되어 크랙이 발생되고, 이러한 크랙은 패키지 공정 이후 가해지는 온도 또는 열 스트레스에 의해서도 발생되어 도 1a 또는 도 1b에 도시된 바와 같이, 퓨즈를 절단시켜 불량의 원인이 된다. In the method of manufacturing a semiconductor device according to the prior art as described above, the design rule of the device is reduced, the open size of the fuse box is reduced, and the depth of the fuse is increased by the planarization process, thereby increasing the mechanical stress caused by the EMC film in the packaging process. The cracks are generated, and such cracks are also generated by the temperature or thermal stress applied after the package process, and as shown in FIG. 1A or 1B, the fuse is cut to cause a failure.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 The present invention is to solve the above problems, the object of the present invention is

경사진 가아드 링을 형성하여 퓨즈에 가해지는 압력을 감소시키고, 공정이 간단하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
The present invention relates to a method of manufacturing a semiconductor device capable of forming an inclined guard ring to reduce the pressure applied to the fuse and simplifying the process to improve process yield and reliability of device operation.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법의 특징은, Features of the semiconductor device manufacturing method according to the present invention for achieving the above object,

반도체기판상에 식각장벽층과 중첩되어 있는 퓨즈를 형성하는 공정과, Forming a fuse overlapping the etch barrier layer on the semiconductor substrate;

상기 구조의 전표면에 제1층간절연막을 도포하고, 가아드 링의 하부 부분을 제1금속배선 공정을 형성하는 공정과, Applying a first interlayer insulating film to the entire surface of the structure, and forming a first metal wiring process on the lower portion of the guard ring;

상기 구조의 전표면에 제2층간절연막을 형성하는 공정과, Forming a second interlayer insulating film on the entire surface of the structure;

상기 퓨즈 상부의 제2층간절연막을 제거하는 공정과, Removing a second interlayer insulating film on the fuse;

상기 제1금속배선으로 형성된 하부 가아드 링 부분과 접촉되는 상부 가아드 링 부분을 제2금속배선 공정시 형성하는 공정과, Forming an upper guard ring portion in contact with the lower guard ring portion formed by the first metal wiring during the second metal wiring process;

상기 제2금속배선을 리플로우시키는 공정을 구비함에 있다. And reflowing the second metal wiring.

또한 본 발명의 다른 특징은, 상기 퓨즈와 식각장벽층의 사이에 평탄화 절연막이 개재되어 있으며, 상기 퓨즈 상부의 제2층간절연막 제거 공정시 퓨즈 보다 크게 오픈하는 것을 특징으로 한다. In addition, another feature of the present invention is a planarization insulating film interposed between the fuse and the etch barrier layer, characterized in that the opening larger than the fuse during the process of removing the second interlayer insulating film on the fuse.

이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다. Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체소자의 단면도로서, 이를 참조하여 제조 공정을 살펴보면 다음과 같다. 2 is a cross-sectional view of a semiconductor device according to the present invention, with reference to the manufacturing process as follows.

먼저, 반도체기판(도시되지 않음)상에 소자를 형성하고, 상기 구조의 전표면에 층간절연막(10)을 형성하고, 그 상부에 퓨즈(12)를 형성한다. 이때 상기 퓨즈 (12)의 상부에는 평탄화 절연막(14)과 식각장벽층(16)이 순차적으로 형성되어 있다. First, an element is formed on a semiconductor substrate (not shown), an interlayer insulating film 10 is formed on the entire surface of the structure, and a fuse 12 is formed thereon. In this case, the planarization insulating layer 14 and the etching barrier layer 16 are sequentially formed on the fuse 12.

그다음 제1금속배선 콘택홀 오픈 공정시 가아드 링 부분의 절연막을 제거하여 오픈 시키고, Al 재질의 제1금속배선(18)을 형성하여 하부 가아드 링 부분을 형성하고, 상기 구조의 전표면에 층간절연막(20)을 형성한다. Then, during the opening of the first metal wiring contact hole, the insulating film of the guard ring portion is removed and opened, and the first metal wiring 18 made of Al is formed to form the lower guard ring portion, and the entire surface of the structure is formed. An interlayer insulating film 20 is formed.

그 후, 제1금속배선 콘택홀 오픈 공정시 I로 표시된 부분이 오픈되며, 상기 퓨즈(12) 상부의 층간절연막(20)을 제거하여 상기 제1금속배선(18)을 노출시킨 후, Al 재질의 제2금속배선(22)을 형성하고, 리플로우시켜 상부 가아드 링 부분이 경사진 단면을 가지도록 하고, 제1 및 제2페시베이션막(24),(26)를 형성하고, 퓨즈박스를 II로 표시된 부분을 오픈 시킨다. Subsequently, in the opening process of opening the first metal wiring contact hole, a portion indicated by I is opened, and the first metal wiring 18 is exposed by removing the interlayer insulating film 20 on the upper portion of the fuse 12. The second metal wiring 22 is formed and reflowed so that the upper guard ring portion has an inclined cross section, and the first and second passivation films 24 and 26 are formed, and the fuse box is formed. Open the part marked II.

상기에서 제2금속배선 콘택 오픈 공정시 식각장벽층에 의해 퓨즈가 손상되지 않으며, 오픈시의 크기는 퓨즈 오픈 크기 보다 크다. 따라서 종래 보다 퓨즈 오픈을 위한 식각 공정보다 적은 두께의 층만을 식각하므로, 식각에 의해 퓨즈나 패드가 손상되는 것을 방지하고, 콘택 오픈 크기가 크면 리플로우가 낮은 온도에서 일어나므로 경사면 형성이 용이해지며, 스트레스가 분산되어 크랙을 방지한다. In the second metal wiring contact opening process, the fuse barrier is not damaged by the etching barrier layer, and the size of the opening is larger than the size of the fuse opening. Therefore, since only a layer having a thickness less than that of the conventional etching process for opening a fuse is etched, the fuse or pad is prevented from being damaged by etching, and when the contact opening size is large, a reflow occurs at a low temperature, thereby making it easier to form a slope. The stress is distributed, preventing cracks.

또한 제2금속배선용 콘택플러그인 W층을 가아드 링으로 사용하지 않아 스트레스가 감소된다. In addition, since the W layer, the contact plug for the second metal wiring, is not used as the guard ring, stress is reduced.

이와 경사지게 가아드 링을 형성하면, 도 3에 도시되어 있는 바와 같은 프로파일을 가지게되어 기계적 스트레스가 감소되는 것을 알 수 있다. When the guard ring is formed obliquely, it can be seen that it has a profile as shown in FIG. 3, thereby reducing mechanical stress.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 퓨즈박스의 가아드 링을 경사형으로 형성하되, 제1 및 제2금속배선 만으로 형성하였으므로, 구조적인 스트레스 발생을 줄이고, 스트레스를 분산시켜 크랙 발생을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

As described above, in the method of manufacturing a semiconductor device according to the present invention, the guard ring of the fuse box is formed to be inclined, but only the first and second metal wires are formed, thereby reducing structural stress and dispersing stress. By preventing cracks, there is an advantage of improving process yield and device operation reliability.

Claims

Forming a fuse overlapping the etch barrier layer on the semiconductor substrate;

Applying a first interlayer insulating film to the entire surface of the structure, and forming a first metal wiring process on the lower portion of the guard ring;

Forming a second interlayer insulating film on the entire surface of the structure;

Removing a second interlayer insulating film on the fuse;

Forming an upper guard ring portion in contact with the lower guard ring portion formed by the first metal wiring during the second metal wiring process;

And reflowing the second metal wiring.

The method of claim 1, wherein a planarization insulating layer is interposed between the fuse and the etch barrier layer.

The method of claim 1, wherein the semiconductor device is opened larger than the fuse in the process of removing the second interlayer dielectric layer on the fuse.