KR20070088787A - 전기도금 프로세스용 웨이퍼 지지 장치 및 그것을 사용하는방법 - Google Patents

전기도금 프로세스용 웨이퍼 지지 장치 및 그것을 사용하는방법 Download PDF

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Abstract

다층 웨이퍼 지지 장치가 반도체 웨이퍼 ("웨이퍼") 상에 전기도금 프로세스를 수행하기 위해 제공된다. 다층 웨이퍼 지지 장치는 저부 막 층 및 상부 막 층을 포함한다. 저부 막 층은 웨이퍼 배치 영역 및 웨이퍼 배치 영역을 둘러싼 희생 애노드를 포함한다. 상부 막 층은 저부 막 층 위에 배치되도록 형성된다. 상부 막 층은 처리될, 즉 전기도금될 웨이퍼의 표면 위에 위치될 개방 영역을 포함한다. 상부 막 층은 개방 영역의 외주부 둘레에서, 상부 막 층과 웨이퍼 사이에 액상 시일을 제공한다. 상부 막 층은, 각각이 웨이퍼 둘레의 직경 방향으로 대향된 위치에서 웨이퍼의 외주 상부 표면과 전기적으로 접촉하도록 형성된 제 1 및 제 2 전기 회로를 더욱 포함한다.
다층 웨이퍼 지지 장치, 반도체 웨이퍼, 전기도금, 희생 애노드

Description

전기도금 프로세스용 웨이퍼 지지 장치 및 그것을 사용하는 방법{WAFER SUPPORT APPARATUS FOR ELECTROPLATING PROCESS AND METHOD FOR USING THE SAME}
발명의 배경
1. 발명의 분야
본 발명은 반도체 제조에 관한 것이다.
2. 관련 기술에 대한 설명
집적회로, 메모리 셀 등의 반도체 디바이스의 제조에 있어서, 일련의 생산 공정이 반도체 웨이퍼 상에 피쳐를 정의하기 위해 수행된다. 반도체 웨이퍼는 실리콘 기판 상에 정의된 다중 레벨 구조의 형태인 집적회로 디바이스를 포함한다. 기판 레벨에서, 확산 영역을 갖는 트랜지스터 디바이스가 형성된다. 다음 레벨에서, 상호접속 금속배선 라인이 패터닝되고 트랜지스터 디바이스에 전기적으로 접속되어 소정의 집적회로 디바이스를 형성한다. 또한, 패터닝된 도전성 층은 유전성 재료에 의해 다른 도전성 층으로부터 절연된다.
반도체 웨이퍼 상에 피쳐를 형성하는 일련의 생산공정은 반도체 웨이퍼의 표면에 재료를 부가하는 전기도금 프로세스를 포함할 수 있다. 전기도금 프로세스에 있어서, 전해질은 애노드와 전기도금될 웨이퍼 표면 사이에 배치된다. 또한, 전기도금될 웨이퍼 표면은 애노드 보다 더 낮은 전위로 유지된다. 전류가 전해질을 통해 애노드로부터 웨이퍼 표면으로 흐를 때, 웨이퍼 표면에서 발생하는 전기도금 반응은 재료가 웨이퍼 표면 상에 증착되도록 한다.
웨이퍼 표면에 걸친 재료 증착 특성은 특정의 전기도금 시스템 및 프로세스와 관련된 다수의 파라미터에 의존한다. 예를 들어, 웨이퍼에 걸친 전류 프로파일에 영향을 주는 파라미터는 재료 증착 특성에 영향을 미칠 수 있다. 또한, 웨이퍼와의 전기적 접촉의 설정에 관련된 파라미터는 재료 증착 특성에 영향을 미칠 수 있다.
상술한 설명의 견지에서, 반도체 웨이퍼 제조시 재료 증착에 적용가능한 전기도금 기술을 개선할 계속적인 필요가 존재한다.
발명의 요약
일 실시형태에 있어서, 전기도금 프로세스에서의 사용을 위한 다층 웨이퍼 핸들링 시스템이 개시된다. 다층 웨이퍼 핸들링 시스템은 저부 막 층 및 상부 막 층을 포함한다. 저부 막 층은 웨이퍼 배치 영역 및 이 웨이퍼 배치 영역을 둘러싸는 희생 애노드를 포함한다. 상부 막 층은 저부 막 층 위에 배치되도록 정의된다. 상부 막 층은 처리될, 즉 전기도금될 웨이퍼의 표면 위에 위치될 개방 영역을 포함한다. 상부 막 층은 상부 막 층과 웨이퍼 사이에, 개방 영역의 외주부 둘레에 액상 시일을 제공하도록 정의된다. 상부 막 층은 직경 방향으로 대향하는 위치에서 웨이퍼의 외주 상부 표면에 전기적으로 접촉하도록 정의된 제 1 및 제 2 전기 회로를 포함한다.
또 다른 실시형태에 있어서, 전기도금 프로세스에 사용하는 웨이퍼 지지 장 치가 개시된다. 웨이퍼 지지 장치는 처리될 웨이퍼를 수용하는 영역을 갖는 제 1 재료 층을 포함한다. 웨이퍼 지지 장치는 또한 제 1 재료 층 위에 정의된 희생 애노드를 포함한다. 웨이퍼 지지 장치는 웨이퍼의 외주 영역 및 웨이퍼의 외주 영역 바깥의 제 1 재료 층 양자 위에 놓이도록 구성된 제 2 재료 층을 더욱 포함한다. 제 2 재료 층은 처리될, 즉 전기도금될 웨이퍼의 표면을 노출시키는 절삭부를 포함한다. 제 2 재료 층은 또한 제 2 재료 층과 웨이퍼의 외주 영역 사이에 시일을 형성하도록 구성된다. 또한, 웨이퍼 지지 장치는 제 2 재료 층 내에 집적된 한 쌍의 회로를 포함한다. 한 쌍의 회로의 각각의 회로는 처리될 웨이퍼의 표면과 전기적으로 접속하도록 형성된 전기적 접점을 포함한다. 또한, 한 쌍의 회로는 희생 애노드로부터 전기적으로 격리된다.
또 다른 실시형태에 있어서, 전기도금 프로세스에서 웨이퍼를 지지하는 방법이 개시된다. 본 방법은 저부 막 층과 상부 막 층 사이에 웨이퍼를 배치하는 단계를 포함하고, 여기서 처리될 웨이퍼의 표면은 상부 막 층의 개구부를 통하여 노출된다. 본 방법은 또한 상부 막 층과 웨이퍼의 외주부 사이에 액상 시일을 설정하는 단계를 포함한다. 또한, 본 방법은 제 1 전기 회로와 웨이퍼의 제 1 외주 위치 사이에 전기적 접속을 설정하는 단계를 포함한다. 제 1 전기 회로는 상부 막 층에 일체로 되어 있다. 본 방법은 또한 제 2 전기 회로와 웨이퍼의 제 2 외주 위치 사이에 전기적 접속을 설정하는 단계를 포함한다. 제 2 외주 위치는 웨이퍼의 둘레에서 제 1 외주 위치에 대해 직경 방향으로 대향된다. 또한, 제 2 전기 회로는 상부 막 층에 일체로 되어 있다. 웨이퍼가 그 사이에 배 치되는 저부 및 상부 막 층은 전기도금 시스템의 플래튼 상에 위치된다. 그 후, 전기도금 시스템의 처리 헤드 아래의 플래튼을 가로질러 공정이 제공된다. 플래튼에 대한 가로지름은 상부 막 층 내의 개구부를 통해 노출된 웨이퍼의 표면이 전기도금되도록 한다.
본 발명의 다른 양태 및 이점은 본 발명을 예시로서 도시하는 첨부한 도면을 참조하여 취해진 다음의 상세한 설명으로부터 더욱 명백해질 것이다.
도면의 간단한 설명
본 발명은 그것의 다른 이점과 함께 다음의 첨부한 도면과 관련하여 취해진 상세한 설명을 참조하여 가장 잘 이해될 수 있다.
도 1A 는 본 발명의 일 실시형태에 따라 반도체 웨이퍼를 전기도금하는 장치를 나타내는 도면이다.
도 1B 는 이전에 도 1A 에서 도시된 플래튼 및 웨이퍼와 관계된 처리 헤드 및 애노드에 대한 평면도이다.
도 2A 는 본 발명의 일 실시형태에 따라 다층 웨이퍼 지지 장치의 저부 층의 평면도이다.
도 2B 는 본 발명의 일 실시형태에 따라 도 2A 의 부호 A-A 에 대응하는 저부 층의 단면도이다.
도 2C 는 본 발명의 일 실시형태에 따라 도 2A 의 부호 B-B 에 대응하는 저부 층의 단면도이다.
도 3A 는 본 발명의 일 실시형태에 따라 다층 웨이퍼 지지 장치의 상부 층의 저면도이다.
도 3B 는 본 발명의 일 실시형태에 따라 도 3A 의 부호 C-C 에 대응하는 상부 층의 단면도이다.
도 3C 는 본 발명의 일 실시형태에 따라 도 3A 의 부호 D-D 에 대응하는 상부 층의 단면도이다.
도 4A 는 본 발명의 일 실시형태에 따라 다층 웨이퍼 지지 장치의 조립체를 나타내는 도면이다.
도 4B 는 본 발명의 일 실시형태에 따라 다층 웨이퍼 지지 장치의 조립체를 나타내는 도면이다.
도 5A 내지 도 5D 는 본 발명의 일 실시형태에 따라 다층 웨이퍼 지지 장치를 사용하여 이전에 도 1A 를 참조하여 설명한 전기도금 장치의 공정을 나타내는 도면의 시퀀스를 나타낸다.
도 6 은 본 발명의 일 실시형태에 따라 전기도금 프로세스에서 웨이퍼를 지지하는 방법의 흐름도를 나타내는 도면이다.
상세한 설명
다음의 상세한 설명에서, 다수의 특정 상세가 본 발명의 철저한 이해를 제공하기 위해 언급된다. 그러나, 본 기술분야에서 통상의 지식을 가진 자에게는 본 발명은 이들 특정의 상세의 일부 또는 전부가 없어도 실시될 수도 있다는 것은 명백하다. 다른 예시에서, 공지된 프로세스 공정은 본 발명을 불필요하게 모호하게 하지 않도록 상세히 설명되지 않았다.
도 1A 는 본 발명의 일 실시형태에 따라 반도체 웨이퍼를 전기도금하는 장치를 나타내는 도면이다. 본 장치는 웨이퍼 (107) 를 확실하게 유지하도록 구성된 플래튼 (109) 을 포함한다. 플래튼 (109) 은 화살표 (111) 로 나타낸 바와 같이 수평 평면에서 이동가능하다. 본 장치는 또한 전원 (106) 을 제 1 위치에서 웨이퍼 (107) 에 접속하는 제 1 전기 접속 (104a) 을 포함한다. 본 장치는 또한 전원 (106) 을 제 2 위치에서 웨이퍼 (107) 에 접속하는 제 2 전기 접속 (104b) 을 포함한다. 제 1 전기 접속 (104a) 에 대응하는 웨이퍼 (107) 상의 제 1 위치는 웨이퍼 (107) 의 지름에 대해 제 2 전기 접속 (104b) 에 대응하는 제 2 위치로부터 실질적으로 직경 방향으로 대향하는 위치에 위치된다. 제 1 및 제 2 전기 접속 (104a/104b) 의 각각은 각각의 스위치 (108a/108b) 를 포함한다. 스위치 (108a/108b) 는 제 1 및 제 2 전기 접속 (104a/104b) 이 서로에 독립적으로 제어되도록 한다. 일 실시형태에 있어서, 처리 헤드 (103) 로부터 가장 먼 제 1 전기 접속 (104a) 또는 제 2 전기 접속 (104b) 중 어느 하나는 소정의 시간에 전력이 공급된다.
처리 헤드 (103) 는 강성 부재 (101) 에 고정된다. 상부에 배치된 웨이퍼 (107) 를 갖는 플래튼 (109) 은, 웨이퍼 (107) 가 처리 헤드 (103) 의 하부 표면과 실질적으로 평행하고 그 표면에 근접하도록 처리 헤드 (103) 아래 위치된다. 처리 헤드 (103) 는 웨이퍼 (107) 에 근접한 처리 헤드 (103) 하부 표면의 메이저 부분을 형성하는 애노드 (102) 를 포함한다.
일 실시형태에 있어서, 웨이퍼 (107) 에 대향하는 애노드 (102) 의 수평 표 면은 웨이퍼 (107) 에 상당히 평행한 실질적으로 직사각형 표면 영역을 갖도록 형성된다. 애노드 (102) 의 이러한 직사각형 표면 영역은 웨이퍼 (107) 의 직경과 적어도 동일한 제 1 치수를 갖도록 형성된다. 도 1A 에 도시된 바에 따르면, 애노드 (102) 의 직사각형 표면 영역의 제 1 치수는 페이지 속으로 연장된다. 애노드 (102) 의 직사각형 표면 영역은 또한 웨이퍼 (107) 의 직경 보다 더 작도록 형성된 제 2 치수를 포함한다. 일 실시형태에 있어서, 이러한 제 2 치수는 웨이퍼 (107) 의 직경 보다 실질적으로 더 작다. 도 1A 에 도시된 바에 따르면, 애노드 (102) 의 직사각형 표면 영역의 제 2 치수는 이전에 언급된 제 1 치수에 직각으로 및 플래튼 (109) 에 평형하게 연장된다.
애노드 (102) 가 웨이퍼 (107) 위에 배치되면, 애노드 (102) 의 직사각형 표면 영역의 제 1 치수, 즉 긴 치수는, 애노드 (102) 가 제 1 현의 방향으로 웨이퍼를 완전히 가로질러 연장하도록, 웨이퍼 (107) 를 가로질러 형성된 제 1 현을 따라 연장한다. 또한, 애노드 (102) 의 직사각형 표면 영역의 제 2 치수, 즉 짧은 치수는 웨이퍼 (107) 를 가로질러 형성된 제 2 현의 방향으로 연장되고, 여기서 제 2 현은 제 1 현에 대해 수직이다. 또한, 웨이퍼 (107) 는, 제 2 현이 접속 (104a) 에 대응하는 웨이퍼 (107) 상의 제 1 위치와 접속 (104b) 에 대응하는 웨이퍼 (107) 상의 제 2 위치 사이에 연장하는 라인에 실질적으로 평행하도록, 플래튼 (109) 상에 위치된다. 웨이퍼 (107) 위의 애노드 (102) 의 위치에 관계없이, 애노드 (102) 는 제 2 현의 방향으로 웨이퍼 (107) 를 가로질러 완전히 연장하지는 않을 것이다.
플래튼 (109) 은 실질적으로 균일한 거리가 플래튼 (109) 과 애노드 (102) 사이에 유지되도록 처리 헤드 (103) 아래에서 수평 방향 (111) 으로 이동되도록 구성된다. 일 실시형태에 있어서, 플래튼 (109) 과 애노드 (102) 사이의 실질적으로 균일한 거리는 플래튼 (109) 의 전체 횡단 거리에 대해 0.200 인치 보다 더 작은 변동을 갖도록 유지된다. 또 다른 실시형태에 있어서, 플래튼 (109) 과 애노드 (102) 사이의 실질적으로 균일한 거리는 플래튼 (109) 의 전체 횡단 거리에 대해 0.002 인치 보다 더 작은 변동을 갖도록 유지된다. 플래튼 (109) 과 애노드 (102) 사이에 유지된 실질적으로 균일한 거리는 웨이퍼 (107) 와 애노드 (102) 사이에 유지된 동일하게 균일한 거리에 대응한다. 또한, 웨이퍼 (107) 는 플래튼 (109) 이 처리 헤드 (103) 아래에서 이동될 때 애노드 (102) 가 상술된 제 2 현에 대응하는 방향으로 웨이퍼 (107) 를 횡단하도록 플래튼 (109) 상에 위치된다. 따라서, 애노드 (102) 는 플래튼 (109) 이 수평으로 이동될 때 웨이퍼 (107) 의 상부 표면의 전체를 횡단할 수 있다.
애노드 (102) 의 직사각형 표면 영역과 웨이퍼 (107) 사이의 거리는 웨이퍼 (107) 가 애노드 (102) 아래에 이동할 때 전기도금 용액의 메니스커스 (105) 가 애노드 (102) 와 웨이퍼 (107) 의 상부 표면 사이에 유지되도록 하는데 충분한다. 또한, 메니스커스 (105) 는 애노드 (102) 바로 아래의 체적 내에 포함될 수 있다. 메니스커스 (105) 의 포함은 다양한 방법으로 성취될 수 있다.
일 실시형태에 있어서, 애노드 (102) 는 다공성 저항 재료로서 표현되는 가상 애노드로서 형성된다. 이러한 실시형태에 있어서, 전기도금 용액의 메니스 커스 (105) 는 다공성 가상 애노드 (102) 를 통하여 양이온 함유 전기도금 용액을 흐르게 함으로써 가상 애노드 (102) 바로 아래 체적에 적용될 수 있다. 일 실시형태에 있어서, 다공성 가상 애노드 (102) 는 Al2O3 등의 세라믹에 의해 형성될 수 있다. 그러나, 다른 다공성 저항 재료가 애노드 (102) 를 형성하기 위해 사용될 수 있다.
도 1A 의 장치의 공정 동안에, 애노드 (102) 및 제 1 및 제 2 전기 접속 (104a 및 104b) 중 하나는 이들 사이에 전위가 존재하도록 전원에 전기적으로 접속된다. 따라서, 전기도금 용액의 메니스커스 (105) 가 애노드 (102) 와 웨이퍼 (107) 사이에 존재하고, 제 1 또는 제 2 전기 접속 (104a/104b) 중 어느 하나에 전력이 공급된다면, 전류가 애노드 (102) 와 전력이 공급된 전기 접속 (104a/104b) 사이에 흐를 것이다. 이러한 전류는 전기도금 반응이 전기도금 용액의 메니스커스 (105) 에 노출된 웨이퍼 (107) 의 상부 표면의 부분에서 발생하는 것을 가능하게 한다.
도 1B 는 이전에 도 1A 에서 도시된 플래튼 (109) 및 웨이퍼 (107) 에 관련된 처리 헤드 (103) 및 애노드 (102) 의 평면도이다. 상술된 바와 같이, 애노드 (102) 는 그것의 긴 치수의 방향으로 웨이퍼 (107) 를 완전히 가로질러 연장된다. 따라서, 웨이퍼 (107) 가 애노드 (102) 아래의 방향 (111) 으로 횡단할 때, 웨이퍼 (107) 의 전체 상부 표면은 애노드 (102) 아래 존재하는 전기도금 용액의 메니스커스 (105) 에 노출될 것이다. 또한, 애노드 (102) 는 웨이퍼 (107) 의 상부 표면과 마주하는 애노드 (102) 직사각형 표면 영역의 짧은 치수의 방향으로, 즉 상술된 제 2 현에 대응하는 방향으로 웨이퍼 (107) 를 횡단한다는 것은 도 1B 로부터 명백하다. 또한, 제 2 현은 전기 접속 (104a) 에 대응하는 웨이퍼 (107) 상의 제 1 위치와 전기 접속 (104b) 에 대응하는 웨이퍼 (107) 상의 제 2 위치 사이에 연장하는 라인에 실질적으로 평행하다는 것이 도 1B 로부터 명백하다.
전기도금 프로세스 동안, 증착된 재료의 균일성은 도금되고 있는 웨이퍼의 영역, 즉 전기도금 용액의 메니스커스 (105) 와 웨이퍼 (107) 사이의 계면의 전류 분포에 의해 통제된다. 도금되고 있는 영역의 전류 분포는 웨이퍼 (107) 에 의해 만들어진 전력이 공급된 전기 접속 (104a/104b) 에의 애노드 (102) 의 근접성에 의해 강하게 영향을 받을 수 있다. 또한, 전류 분포는 웨이퍼 (107) 에 의해 만들어지는 전기 접속 (104a/104b) 의 질에 의해 영향을 받는다. 또한, 전기도금 용액에의 전기 접속 (104a/104b) 의 노출은 전기 접속 (104a/104b) 근처의 웨이퍼 표면으로부터 재료의 제거를 초래할 수 있다. 또한, 전기도금 용액에의 전기 접속 (104a/104b) 의 노출은 재료 증착 결과에 대한 웨이퍼 마다의 불균일성을 유도할 수 있다.
상술한 내용의 견지에서, 다음의 고려사항에 따라 전기도금 프로세스 동안 웨이퍼 (107) 를 지지하는 것이 바람직하다:
Figure 112007050955128-PCT00001
애노드 (102) 에 가장 가까운 전기 접속 (104a/104b) 이 전력공급이 해제되는 동안 애노드 (102) 로부터 가장 먼 전기 접속 (104a/104b) 은 전력이 공급되도록 독립적으로 제어가능한 전기 접속 (104a/104b) 을 설정할 것,
Figure 112007050955128-PCT00002
웨이퍼에 의해 만들어지는 전기 접속 (104a/104b) 이 전기도금 용액에 노출되는 것을 방지할 것, 및
Figure 112007050955128-PCT00003
웨이퍼에 의해 만들어지는 전기 접속 (104a/104b) 의 물리적 특성이 웨이퍼 마다 균일한 것을 보장할 것.
본 발명은 웨이퍼 지지 장치 및 전기도금 프로세스에 관한 상기 고려사항에 역점을 둔 관련된 사용 방법을 제공한다. 더욱 상세히 설명하면, 본 발명의 웨이퍼 지지 장치는 상기 고려사항에 역점을 둔 다층 박막 구성의 임베딩된 접점 회로를 사용한다. 도 2A 내지 도 2C 및 도 3A 내지 도 3C 에 관하여 이하에 더욱 설명되는 바와 같이, 다층 박막의 각각의 층은 다음의 콤포넌트를 포함한다:
Figure 112007050955128-PCT00004
전원으로의 접속을 위한 외부적으로 액세스 가능한 부분을 갖는 (노출되거나 임베딩된) 개별 구리 회로,
Figure 112007050955128-PCT00005
웨이퍼를 노출시키는 개방 영역,
Figure 112007050955128-PCT00006
전기도금 용액에 의한 웨이퍼에 대한 전극 접속의 손상을 방지하는 액상 시일을 제공하는 마스크된 영역 (도전성 또는 비도전성), 및
Figure 112007050955128-PCT00007
적당한 웨이퍼 및 막 배치를 용이하게 하는 인덱스 포인트, 즉 툴링 타겟 (tooling target).
도 2A 는 본 발명의 일 실시형태에 따른 다층 웨이퍼 지지 장치의 저부 층 (201) 의 평면도이다. 저부 층 (201) 은 주로 박막 (205) 에 의해 형성된다. 다양한 실시형태에서, 박막 (205) 은 아제듐 빅트렉스 (Ajedium Victrex) PEEK, 폴리에테르이미드 (PEI), 폴리술폰 (PSU) 또는 폴리페닐설파이드 (PPS) 등의 비정 질막 재료에 의해 형성된다. 일 실시형태에 있어서, 박막 (205) 은 열가소성 프로세스를 사용하여 형성된다.
다층 웨이퍼 지지 장치의 저부 층 (201) 은 웨이퍼 (107) 의 직경 보다 약간 작은 직경을 갖는 원형 절삭부 (211) 를 포함하는 연속 부재로서 형성된다. 참고로, 웨이퍼 (107) 의 직경 (215) 이 도 2A 에 점선으로 도시된다. 하부 마스크 영역 (214) 은 절삭부 (211) 의 외주 둘레에 정의되고 웨이퍼 (107) 의 대략 직경 (215) 까지 반경 방향으로 연장한다. 일 실시형태에 있어서, 하부 마스크 영역 (214) 반경 방향 두께는 약 2 mm 이다. 또 다른 실시형태에 있어서, 하부 마스크 영역 (214) 반경 방향 두께는 약 0.5 mm 로부터 5.0 mm 까지 연장하는 영역 내에서 정의된다. 여기서 사용된 바와 같이, 용어 "약" 은 특정 값의 ±10% 내를 의미한다.
웨이퍼 (107) 는 원형 절삭부 (211) 위에 실질적으로 중심이 맞춰진 위치에서 저부 층 (201) 위에 배치되어야 한다. 따라서, 하부 마스크 영역 (214) 은 웨이퍼 (107) 의 저부 외주 영역을 마스크하도록 작용한다. 또한, 하부 마스크 영역 (214) 은 웨이퍼 배치 영역으로서 지칭된다. 전기도금 용액이 다층 웨이퍼 지지 장치의 막 층 사이의 영역으로 들어가는 것을 막기 위하여, 하부 마스크 영역 (214) 은 밀봉제 영역 (213) 을 포함한다. 밀봉제 영역 (213) 은 웨이퍼 (107) 및 전기도금 용액과 화학적으로 양립할 수 있도록 적당하게 처방 제조된 접착제를 포함할 수 있다. 일 실시형태에 있어서, 접착제는 또한 전기도금 프로세스를 뒤따르는 웨이퍼 (107) 로부터의 접착제의 제거/세정을 가능하게 하도록 처 방 제조된다.
저부 층 (201) 은 전기도금 프로세스 동안 처리 헤드 (103) 에 대해 다층 웨이퍼 서포트 및 웨이퍼 (107) 의 적절한 배치를 보장하는 인덱스 포인트 (203a-203d) 를 포함한다. 도 2A 의 실시형태는 4개의 인덱스 포인트 (203a-203d) 를 도시한다. 그러나, 인덱스 포인트의 수 및 위치는 플래튼 (109) 상의 다층 웨이퍼 지지 장치 및 웨이퍼 (107) 의 적당한 위치선정을 달성하는데 필요한 대로 정의될 수 있다. 예를 들어, 또 다른 실시형태에 있어서, 2개의 인덱스 포인트가 저부 층 (201) 의 일 단에 제공되고, 1개의 인덱스 포인트가 저부 층 (201) 의 대향 단에 제공된다. 인덱스 포인트는 또한 저부 층 (201) 상에, 즉 하부 마스크 영역 (214) 내에 웨이퍼 (107) 의 적절한 배치를 돕도록 제공될 수 있다. 툴링 핀 (tooling pins) 은 저부 층 (201) 의 인덱스 포인트를 매칭하기 위해 플래튼 (109) 상에 제공될 수 있다.
웨이퍼 (107) 가 애노드 (102) 아래로 횡단할 때, 애노드 (102) 의 일부는 웨이퍼 (107) 의 외주부 바깥에 및 플래튼 저부 층 (201) 위에 배치될 것이다. 만일 저부 층 (201) 이 웨이퍼 (107) 의 전위에 가까운 전위로 유지되지 않는다면, 웨이퍼 (107) 의 외주부 바깥에 배치된 상기 일부 애노드 (102) 로부터 나오는 전류는 웨이퍼 (107) 로 향하게 될 것이고, 따라서 전류의 불균일성, 즉 초과를 발생시킬 것이다. 웨이퍼 (107) 의 에지 근처의 초과 전류는 웨이퍼 (107) 의 에지 근처의 과도한 구리 증착, 즉 프린징 효과 (fringing effect) 를 초래할 수 있다. 결과적으로, 전체 웨이퍼에 걸친 재료 증착은 불균일할 것이다. 만일 웨이 퍼 (107) 를 둘러싼 영역이 웨이퍼 (107) 와 동일한 전위로 또는 그 근처로 유지된다면, 애노드 (102) 로부터 나오는 전류는 웨이퍼 및 웨이퍼를 둘러싼 영역의 양자로 균일하게 향하게 될 것이고, 따라서 프린징 효과를 최소화할 것이다.
프린징 효과에 대항하기 위해, 전류는 웨이퍼 (107) 를 둘러싼 저부 층 (201) 영역으로 끌어 들여질 필요가 있다. 따라서, 저부 층 (201) 은 또한 저부 층 (201) 상에 배치된 패터닝된 구리 층으로서 정의된 희생 애노드 (207a/207b) 를 포함한다. 희생 애노드 (207a/207b) 는 도 3A 에 대해 후술되는 바와 같이, 저부 층 (201) 위에 배치되도록 다른 전기 회로로부터 분리를 허용하기 위해 제 1 부분 (207a) 및 제 2 부분 (207b) 으로서 정의된다. 일 실시형태에 있어서, 희생 애노드 부분 (207a/207b) 은 웨이퍼의 에지의 약 0.005 인치 내로 접근할 수 있다. 또 다른 실시형태에 있어서, 희생 애노드 부분 (207a/207b) 이 웨이퍼 (107) 의 외주 에지 아래에서 연장할 수 있도록 유전성 재료가 하부 마스크 영역 (214) 내의 웨이퍼 (107) 로부터 희생 애노드 부분 (207a/207b) 을 분리하는데 사용될 수 있다. 희생 애노드 부분 (207a/207b) 은 애노드 (102) 아래로 웨이퍼 (107) 의 횡단 동안 전류 균일성이 애노드 (102) 와 웨이퍼 (107) 의 외주부 사이에 유지되는 것을 보장하도록 하부 마스크 영역 (214) 의 외주부를 충분히 넘어 연장되어야 한다. 일 실시형태에 있어서, 희생 애노드 부분 (207a/207b) 은 애노드 (102) 가 전기도금 프로세스의 시작과 끝에 머무는 위치 사이에 저부 층 (201) 위로 연장된다.
일 실시형태에 있어서, 희생 애노드 부분 (207a/207b) 은 저부 층 (201) 에 고정된 접착제를 뒤에 댄 구리 테이프를 사용하여 정의된다. 또 다른 실시형태에 있어서, 희생 애노드 부분 (207a/207b) 은 저부 층 (201) 의 제조 동안에 저부 층 (201) 내에 정의된다. 또 다른 실시형태에 있어서, 저부 층 (201) 은 2층의 비정질 막 재료로부터 형성되고, 여기서 희생 애노드 부분 (207a/207b) 은 2층의 비정질 막 재료 사이에 배치된 구리 층에 의해 정의된다. 또 다른 실시형태에 있어서, 저부 층 (201) 은 구리 피복 비정질 막으로 형성되고, 여기서 비정질 막은 전기적으로 전도성이 되도록 충분한 양의 구리가 포함된다. 또한, 전기적 접점 (208a 및 208b) 이 각각 희생 애노드 부분 (207a/207b) 에 전력을 공급하기 위해 제공된다. 이들 희생 애노드 전기 접점 (208a/208b) 은 다층 웨이퍼 지지 장치 및 전기도금 시스템의 다른 특징과 조화를 이루는데 필요한 저부 층 (201) 의 외주부 둘레의 임의의 지점에 위치될 수 있다.
희생 애노드 전기 접점 (208a/208b) 은 공통 희생 애노드 전원 (209) 과 접속되도록 정의된다. 개별 전원이 각각 희생 애노드 (207a/207b) 및 웨이퍼 (107) 의 전위를 제어하기 위해 사용될 수 있다. 따라서, 희생 애노드 (207a/207b) 의 전위는 웨이퍼 (107) 의 전위와 별개로 제어될 수 있다. 따라서, 프린징 효과는 웨이퍼 (107) 전위에 대한 희생 애노드 (207a/207b) 전위의 독립적 제어를 통하여 제어될 수 있다.
도 2B 는 본 발명의 일 실시형태에 따라 도 2A 의 부호 A-A 에 대응하는 저부 층 (201) 의 단면도이다. 따라서, 도 2B 는 원형 절삭부 (211) 의 중심을 수직으로 통과하고 저부 층 (201) 의 긴 에지에 수직으로 연장되는 평면에 대응하 는 단면도이다. 웨이퍼 (107) 아래의 원형 절삭부 (211) 는 웨이퍼가 플래튼 (109) (도시하지 않음) 바로 위에 유지되도록 한다. 플래튼 (109) 의 바로 위에 웨이퍼 (107) 를 유지하는 것은 저부 층 (201) 이 처리 헤드 (103) 및 애노드 (102) 에 대한 웨이퍼 (107) 의 위치선정에 있어서의 불균일성을 유도하지 않는 것을 보장하는 것과 관련된 문제를 피한다. 하부 마스크 영역 (214) 은 웨이퍼 (107) 와 플래튼 (109) 사이에 분리 두께를 도입하기 때문에, 플래튼 (109) 은 원형 절삭부 (211) 내에 그리고 웨이퍼 (107) 의 저부에 대해 끼워 맞춰지도록 정의될 수 있다. 일 실시형태에 있어서, 플래튼 (109) 은 웨이퍼 (107) 의 저부와 맞물리도록 상승되고 웨이퍼 (107) 로부터 맞물림 해제되도록 하강될 수 있는 다수의 높이 조정 핀을 포함한다. 또 다른 실시형태에 있어서, 플래튼 (109) 은 원형 절삭부 (211) 내에 끼워 맞춰지고 웨이퍼 (107) 의 저부와 맞물리도록 형성된 상승된 아일랜드 영역을 포함할 수 있다.
도 2C 는 본 발명의 일 실시형태에 따라 도 2A 의 부호 B-B 에 대응하는 저부 층 (201) 의 단면도이다. 따라서, 도 2C 는 원형 절삭부 (211) 의 중심을 수직으로 통과하고 저부 층 (201) 의 짧은 에지에 수직으로 연장되는 평면에 대응하는 단면도이다. 도 2C 에 도시된 저부 층 (201) 의 각각의 콤포넌트는 이전에 도 2A 에 대해 설명된 것과 동일하다.
도 3A 는 본 발명의 일 실시형태에 따라 다층 웨이퍼 지지 장치의 상부 층 (301) 의 저면도이다. 상부 층 (301) 은 주로 박막 (305) 으로 형성된다. 다양한 실시형태에서, 박막 (305) 은 아제듐 빅트렉스 PEEK, 폴리에테르이미드 (PEI), 폴리술폰 (PSU) 또는 폴리페닐설파이드 (PPS) 등의 비정질 막 재료에 의해 형성된다. 일 실시형태에 있어서, 박막 (305) 은 열가소성 프로세스를 사용하여 형성된다.
다층 웨이퍼 지지 장치의 상부 층 (301) 은 웨이퍼 (107) 의 직경 보다 약간 작은 직경을 갖는 원형 절삭부 (311) 를 포함하는 연속 부재로서 정의된다. 참고로, 웨이퍼 (107) 의 직경 (215) 이 도 3A 에 점선으로 도시된다. 일 실시형태에 있어서, 절삭부 (311) 의 직경은 +0.0025 인치 및 마이너스 제로의 오차 범위를 갖도록 형성된다. 상부 마스크 영역 (314) 은 절삭부 (311) 의 외주 둘레에 정의되고 웨이퍼 (107) 의 대략 직경 (215) 까지 반경 방향으로 연장한다. 일 실시형태에 있어서, 상부 마스크 영역 (314) 반경 방향 두께는 웨이퍼 (107) 의 외주부의 약 0.5 mm 와 약 5.0 mm 사이, 즉 웨이퍼의 외주 에지 둘레에 정의된 배제 경계 내를 커버하도록 정의된다.
상부 층 (301) 은, 절삭부 (311) 가 웨이퍼 (107) 위에 실질적으로 중심이 맞춰지도록, 웨이퍼 (107) 위에 배치되어야 한다. 따라서, 전기도금 프로세스에 노출될 웨이퍼 (107) 의 상부 표면은 절삭부 (311) 를 통해 액세스 가능하게 만들어진다. 따라서, 상부 마스크 영역 (314) 은 웨이퍼 (107) 의 상부 외주 영역을 마스크하는 작용을 한다. 전기도금 용액이 다층 웨이퍼 지지 장치의 막 층 사이의 영역으로 들어가는 것을 막기 위하여, 상부 마스크 영역 (314) 은 밀봉제 영역 (313) 을 포함한다. 밀봉제 영역 (313) 은 웨이퍼 (107) 및 전기도금 용액과 화학적으로 양립할 수 있도록 적당하게 처방 제조된 접착제를 포함할 수 있 다. 일 실시형태에 있어서, 접착제는 또한 전기도금 프로세스를 뒤따르는 웨이퍼 (107) 로부터의 접착제의 제거/세정을 가능하게 하도록 처방 제조된다.
상부 층 (301) 은 전기도금 프로세스 동안 처리 헤드 (103) 에 대해 다층 웨이퍼 서포트 및 웨이퍼 (107) 의 적절한 배치를 보장하는 인덱스 포인트 (303a-303d) 를 포함한다. 도 3A 의 실시형태는 4개의 인덱스 포인트 (303a-303d) 를 도시한다. 그러나, 인덱스 포인트의 수 및 위치는 플래튼 (109) 상의 다층 웨이퍼 지지 장치 및 웨이퍼 (107) 의 적당한 위치선정을 달성하는데 필요한 대로 정의될 수 있다. 예를 들어, 또 다른 실시형태에 있어서, 2개의 인덱스 포인트가 상부 층 (301) 의 일 단에 제공되고, 1개의 인덱스 포인트가 상부 층 (301) 의 대향 단에 제공된다. 인덱스 포인트는 또한 웨이퍼 (107) 위에, 즉 상부 마스크 영역 (314) 내에 상부 층 (301) 의 적절한 배치를 돕도록 제공될 수 있다. 툴링 핀은 상부 층 (301) 의 인덱스 포인트를 매칭하기 위해 플래튼 (109) 상에 제공될 수 있다.
상부 층 (301) 은 또한 제 1 전기 회로 (307a) 및 제 2 전기 회로 (307b) 를 포함한다. 제 1 전기 회로 (307a) 는 밀봉제 영역 (313) 의 바깥쪽 및 상부 마스크 영역 (314) 의 내부에 있는 제 1 위치 (310a) 에서 웨이퍼 (107) 의 상부 표면가 접촉하도록 정의된다. 제 2 전기 회로 (307b) 는 밀봉제 영역 (313) 의 바깥쪽 및 상부 마스크 영역 (314) 내의 제 2 위치 (310b) 에서 웨이퍼 (107) 의 상부 표면과 접촉하도록 정의된다. 각각의 제 1 및 제 2 전기 회로 (307a 및 307b) 는 각각의 전기 접점 (308a 및 308b) 을 포함한다. 전기 접점 (308a/308b) 은 다층 웨이퍼 지지 장치 및 전기도금 시스템의 다른 특징과 조화를 이루는데 필요한 상부 층 (301) 이 외주부 둘레의 임의의 지점에 위치될 수 있다. 각각의 전기 접점 (308a 및 308b) 은 각각 전원 (309 및 317) 에 접속된다.
각각의 전원 (309 및 317) 은, 전력이 제 1 및 제 2 전기 회로를 통하여 웨이퍼 접촉 위치 (310a 및 310b) 에 독립적으로 공급될 수 있도록, 독립적으로 제어가능하다. 전기도금 프로세스 동안 접촉 위치 (310a 및 310b) 의 웨이퍼 (107) 에지에 인가되는 전류는 웨이퍼 (107) 에 걸쳐 특정의 전류 프로파일을 설정하도록 제어될 수 있다. 예를 들어, 웨이퍼 (107) 가 애노드 (102) 아래에서 횡단할 때, 애노드 (102) 로부터 가장 먼 접촉 위치 (310a/310b) 는 전력이 공급되는 반면 애노드 (102) 에 가장 가까운 접촉 위치 (310a/310b) 는 전력공급이 해제된다.
일 실시형태에 있어서, 제 1 및 제 2 전기 회로 (307a/307b) 는 상부 층 (301) 에 고정된 접착제를 댄 구리 테이프를 사용하여 정의된다. 또 다른 실시형태에 있어서, 제 1 및 제 2 전기 회로 (307a/307b) 는 상부 층 (301) 의 제조 동안, 상부 층 (301) 내에 정의된다. 또 다른 실시형태에 있어서, 상부 층 (301) 은 2층의 비정질 막 재료로 형성되고, 여기서 제 1 및 제 2 전기 회로 (307a/307b) 는 2층의 비정질 막 재료 사이에 배치된 구리 층에 의해 정의된다. 또 다른 실시형태에 있어서, 제 1 및 제 2 전기 회로 (307a/307b) 는 구리 피복 비정질 막으로 정의되며, 여기서 비정질 막은 전기적으로 전도성이도록 충분한 양의 구리가 포함된다. 또한, 일 실시형태에 있어서, 접촉 위치 (310a/310b) 에서 웨이퍼 (107) 와 접촉하는 제 1 및 제 2 전기 회로 (307a/307b) 의 부분은 적절한 전기적 접촉이 웨이퍼에 달성 및 유지되는 것을 보장하는 전기 전도성 접착제에 의해 정의된다. 전도성 접착제는 또한 일관성 있는 전기 접촉이 웨이퍼마다 설정되는 것을 보장하기 위해 사용될 수 있다.
도 3A 의 실시형태는 2개의 전기 회로 (307a 및 307b) 를 포함하는 것으로 도시된다. 그러나, 임의의 수의 전기 회로가 웨이퍼의 외주부 둘레의 다수의 위치에서 웨이퍼 (107) 와 전기적으로 접촉하도록 정의될 수 있다. 또한, 다른 실시형태에 있어서, 특정 전기 회로와 웨이퍼의 상부 표면 사이에 설정된 접촉영역은 더 크거나 더 작을 수 있다. 웨이퍼 (107) 와 접촉하는 전기 회로의 수 및 각각의 전기 회로와 웨이퍼 (107) 사이의 접촉 영역 크기는 애노드 (102) 에 대한 웨이퍼 (107) 에 걸친 전류 프로파일 상에 대응하는 영향을 줄 것이다. 따라서, 전기회로의 수 및 특징은 웨이퍼 (107) 위의 애노드 (102) 의 소정 위치에 대한 웨이퍼 (107) 에 걸친 소정의 전류 프로파일을 달성하도록 최적화될 수 있다. 예를 들어, 웨이퍼 (107) 가 애노드 (102) 에 대해 이동할 때, 상이한 전기 회로는 애노드 (102) 에 대한 웨이퍼 (107) 에 걸친 전류 프로파일을 유익하게 조작하도록 에너지가 공급될 수 있고 에너지 공급이 해제될 수 있다.
도 3B 는 본 발명의 일 실시형태에 따라 도 3A 의 부호 C-C 에 대응하는 상부 층 (301) 의 단면도이다. 따라서, 도 3B 는 원형 절삭부 (311) 의 중심을 수직으로 통과하고 상부 층 (301) 의 짧은 에지에 수직으로 연장되는 평면에 대응하는 단면도이다. 도 3B 에 도시된 상부 층 (301) 의 각각의 콤포넌트는 이전에 도 3A 에 대해 설명된 것과 동일하다.
도 3C 는 본 발명의 일 실시형태에 따라 도 3A 의 부호 D-D 에 대응하는 상부 층 (301) 의 단면도이다. 따라서, 도 3C 는 원형 절삭부 (311) 의 중심을 수직으로 통과하고 상부 층 (301) 의 긴 에지에 수직으로 연장되는 평면에 대응하는 단면도이다. 도 3C 에 도시된 상부 층 (301) 의 각각의 콤포넌트는 이전에 도 3A 에 대해 설명된 것과 동일하다.
일 실시형태에 있어서, 폐기 막 (소모 층) 이 저부 층 (201) 상의 웨이퍼 (107) 의 배치 이전에 하부 마스크 영역 (214) 을 보호하기 위해 제공된다. 소모 층은 또한 웨이퍼 (107)/저부 층 (201) 위에 상부 층 (301) 의 배치 이전에 상부 마스크 영역 (314) 을 보호하기 위하여 제공될 수 있다. 소모 층은 하부/상부 마스크 영역을 노출시키기 위해 저부/상부 층으로부터 벗겨질 수 있다. 상부 마스크 영역 (314) 을 보호하는 소모 층은 웨이퍼 (107) 와의 접촉 이전에 상부 마스크 영역 내의 전기 회로 (307a/307b) 에 대한 보호를 제공한다. 소모 층은 박막 (205/305) 을 정의하기 위해 사용된 것과 유사한 비정질 막 재료로 정의될 수 있다.
도 4A 는 본 발명의 일 실시형태에 따라 다층 웨이퍼 지지 장치의 조립체를 나타내는 도면이다. 도 4A 에 도시된 도면은 이전에 도 2B 에 도시된 저부 층 (201) 의 A-A 및 도 3B 에 이전에 도시된 상부 층 (301) 의 C-C 에 대응한다. 도 4A 에 도시된 바와 같은 저부 층 (201) 및 상부 층 (301) 의 각각의 콤포넌트는 각각 도 2A 및 도 3A 에 대해 이전에 기술된 것과 동일하다. 웨이퍼 (107) 는 저부 층 (201) 과 상부 층 (301) 사이에 스위치되는 것으로 도시된다. 저부 및 상부 층 (201/301) 은 서로에 대해 독립적으로 위치선정가능하다. 또한, 상술된 바와 같이, 저부 및 상부 층 (201/301) 의 각각은 웨이퍼 (107) 및 플래튼 (109) 에 대해 그들의 적절한 정렬을 용이하게 하도록 다수의 인덱스 포인트를 포함한다.
일 실시형태에 있어서, 다층 웨이퍼 지지 장치의 각각의 층은 약 0.002 인치로부터 약 0.030 인치까지의 범위 내의 두께를 갖는다. 또한, 저부 층 (201) 은 상부 층 (301) 과 상이한 두께를 가질 수 있다. 일 실시형태에 있어서, 웨이퍼 (107) 및 다층 웨이퍼 지지 장치의 총 두께는 0.5 mm 보다 작다. 다른 실시형태에 있어서, 다층 웨이퍼 지지 장치의 총 두께는 웨이퍼 (107) 의 두께보다 작거나 동일하다. 조립된 다층 웨이퍼 지지 장치는 반강성 (semi-rigid) 으로 형성될 수 있다. 그러나, 상부 층 (301) 은 상부 마스크 영역 (314) 의 웨이퍼 (107) 와 실질적으로 정확한 맞물림, 및 웨이퍼 (107) 의 외주부를 너머 저부 층 (201) 과의 실질적으로 정확한 맞물림을 허용하도록 충분한 가요성을 갖도록 정의된다.
도 4B 는 본 발명의 일 실시형태에 따라 다층 웨이퍼 지지 장치의 조립체를 나타내는 도면이다. 도 4B 에 도시된 도면은 도 2C 에서 이전에 도시된 저부 층 (201) 의 B-B 및 도 3C 에서 이전에 도시된 상부 층 (301) 의 D-D 에 대응한다. 도 4B 에 도시된 바와 같은 저부 층 (201) 및 상부 층 (301) 의 각각의 콤포넌트는 각각 도 2A 및 도 3A 에 대해 이전에 설명된 것과 동일하다.
도 5A 내지 도 5D 는 본 발명의 일 실시형태에 따라 다층 웨이퍼 지지 장치 를 사용하여 이전에 도 1A 를 참조하여 설명한 전기도금 장치의 공정을 나타내는 도면의 시퀀스를 나타낸다. 도 5A 는 전기도금 프로세스의 개시 바로 후의 장치를 나타낸다. 도 5A 에 있어서, 웨이퍼 (107) 는 방향 (111) 으로 애노드 (102) 아래로 횡단되고 있다. 메니스커스 (105) 가 애노드 (102) 아래 설정된다. 도 5A 에 도시된 바와 같이, 상부 마스크 영역 (314) 의 밀봉제 영역 (313) 은 애노드 (102) 가 그 위로 횡단할 때 전기도금 용액의 메니스커스 (105) 로부터 전기 접촉 위치 (310b) 를 보호하도록 작용한다. 또한, 제 2 전기 회로 (307b) 는 애노드 (102) 및 메니스커스 (105) 가 전기 접촉 위치 (310b) 위로 횡단할 때 화살표 (501) 로 표시된 바와 같이 그것의 전원 (317) 으로부터 전기적으로 분리된다. 또한, 제 1 전기 회로 (307a) 는 그것의 전원 (309) 에 전기적으로 접속된다. 따라서, 전류가 애노드 (102) 와 전기 접촉 위치 (310a) 사이에서 메니스커스 (105) 를 통하여 웨이퍼 (107) 의 상부 표면을 가로질러 흐르도록 발생된다.
도 5B 는 도 5A 에 도시된 위치로부터 애노드 (102) 아래로 계속해서 횡단하는 웨이퍼 (107) 를 나타낸다. 제 2 전기 회로 (307b) 는 전기 접촉 위치 (310b) 가 애노드 (102) 로부터 멀리 이동할 때 그것의 전원 (317) 로부터 접속해제 상태를 유지한다. 일 실시형태에 있어서, 제 2 전기 회로 (307b) 는 전기 접촉 위치 (310b) 가 전기도금 용액의 근처에 있지 않는 것을 보장하기 위하여 애노드 (102) 및 메니스커스 (105) 가 전기 접촉 위치 (310b) 로부터 충분한 거리로 멀어질 때까지 접속 해제 상태로 유지된다.
또한, 제 1 및 제 2 전기 회로 (307a/307b) 에 대한 전력공급은 메니스커스 (105) 와 접촉하는 웨이퍼 (107) 의 상부 표면의 부분에 존재하는 전류 분포를 최적화하도록 관리된다. 일 실시형태에 있어서, 웨이퍼 (107) 가 애노드 (102) 아래로 횡단할 때 메니스커스 (105) 와 웨이퍼 (107) 사이의 계면에 실질적으로 균일한 전류 밀도를 유지하는 것이 바람직하다. 애노드 (102) 를 전력이 공급된 전기 접촉 위치 (310a/310b), 즉 캐소드로부터 충분히 떨어진 거리로 유지하는 것은 메니스커스 (105) 와 웨이퍼 (107) 사이의 계면에서의 전류 밀도가 보다 균일하게 해준다. 따라서, 일 실시형태에 있어서, 제 1 전기 회로 (307a) 에의 전력공급으로부터 제 2 전기 회로 (307b) 에의 전력공급으로의 전이는 애노드 (102) 가 웨이퍼 (107) 의 상부 표면의 중심선에 실질적으로 가까울 때 발생하며, 여기서 중심선은 방향 (111) 에 수직으로 배향된다.
제 1 전기 회로 (307a) 에의 전력공급으로부터 제 2 전기 회로 (307b) 에의 전력공급으로의 전이 동안, 제 1 전기 회로 (307a) 로의 전력은 제 2 전기 회로 (307b) 로의 전력이 설정될 때까지 유지된다. 일단 제 2 전기 회로 (307b) 에 전력이 공급되면, 제 1 전기 회로 (307a) 는 그것의 전원 (309) 으로부터 접속 해제된다. 적어도 하나의 전기 회로 (307a/307b) 에 대해 전력을 유지하는 것은 전기도금 프로세스에 의해 생성되는 재료 증착에 있어서의 갭 또는 편차에 대한 가능성을 최소화하도록 작용한다.
도 5C 는 제 1 전기 회로 (307a) 에의 전력공급으로부터 제 2 전기 회로 (307b) 에의 전력공급으로의 전이에 후속하여, 애노드 (102) 아래로 계속해서 횡단 하는 웨이퍼 (107) 를 나타낸다. 제 2 전기 회로 (307b) 는 그것의 전원 (317) 에 접속된 상태로 도시된다. 제 1 전기 회로 (307a) 는 화살표 (503) 으로 나타낸 바와 같이, 그것의 전원 (309) 로부터 접속해제된 상태로 도시된다. 전류는 애노드 (102) 와 전기 접속 (310b) 사이에서 메니스커스 (105) 를 통하여 웨이퍼 (107) 의 상부 표면을 가로질러 제 2 전기 회로 (307b) 로 흐른다.
도 5D 는 전기도금 프로세스가 완료에 가까울 때 애노드 (102) 아래로 횡단을 계속하는 웨이퍼 (107) 를 나타낸다. 상부 마스크 영역 (314) 의 밀봉제 영역 (313) 은 애노드 (102) 가 그 위로 횡단할 때 전기도금 용액의 메니스커스 (105) 로부터 전기 접촉 위치 (310a) 를 보호하도록 작용한다. 또한, 제 1 전기 회로 (307a) 는 애노드 (102) 및 메니스커스 (105) 가 그 위로 횡단할 때 화살표 (503) 로 표시된 바와 같이 그것의 전원 (309) 으로부터 접속해제된다.
도 5A 내지 도 5D 를 참조하면, 다층 웨이퍼 지지 장치는 전기도금 프로세스 동안 플래튼 (109) 상에 배치 및 유지되는 것으로 도시된다. 플래튼 (109) 은 진공 포트 및 인덱스 포인트를 갖는 평탄한 표면을 갖도록 형성된다. 플래튼 (109) 은 다층 웨이퍼 지지 장치, 웨이퍼 (107) 및 전기도금 용액과 화학적으로 양립할 수 있는 재료로부터 형성된다. 다양한 실시형태에 있어서, 플래튼 (109) 은 PET 및 PVDF 등의 엔지니어링 플라스틱 및 스테인레스 스틸에 의해 형성될 수 있다.
플래튼 (109) 내의 진공 포트는 전기도금 프로세스 동안 다층 웨이퍼 지지 장치가 플래튼 (109) 에 대하여 평탄하게 유지되도록 작용한다. 일 실시형태에 있어서, 진공 포트는 다층 웨이퍼 지지 장치가 균일하게 유지되는 것을 가능하게 하도록 플래튼 (109) 을 가로질러 균일하게 이격된다. 다층 웨이퍼 지지 장치는 가요성이 있을 것이 기대되기 때문에, 진공 포트가 다층 웨이퍼 지지 장치의 불균일하게 분포된 부분을 갖는 것을 피하기 위해 균일하게 분포된 고정력 (securing force) 제공하도록 구성되는 것이 중요하다.
전기도금 프로세스에 후속하여, 상부 층 (301) 은 다른 처리를 위하여 웨이퍼 (107) 를 핸들링하는 것을 가능하게 하기 위하여 웨이퍼 (107) 로부터 벗겨질 수 있다. 일 실시형태에 있어서, 린스/드라이 바 (rinse/dry bar) 가 처리 헤드에 인접하여 배치될 수 있다. 이러한 실시형태에 있어서, 린스/드라이 바는 사용된 전기도금 용액을 제거하고, 웨이퍼 (107) 를 세정하고, 웨이퍼 (107) 를 건조시키는 기능을 한다. 또한, 다층 웨이퍼 지지 장치는 반복된 사용이 가능하도록 전기도금 프로세스에 후속하여 재콘디셔닝될 수 있다.
도 6 은 본 발명의 일 실시형태에 따라 전기도금 프로세스에서 웨이퍼를 지지하는 방법의 흐름도를 나타내는 도면이다. 공정 (601) 은 저부 막 층과 상부 막 층 사이에 웨이퍼를 배치하기 위해 제공되며, 여기서 처리될, 즉 전기도금될 웨이퍼의 표면은 상부 막 층의 개구부를 통하여 노출된다. 일 실시형태에 있어서, 저부 및 상부 막 층의 각각은 비정질 막으로서 정의된다. 공정 (603) 에 있어서, 액상 시일이 상부 막 층과 웨이퍼의 외주부 사이에 설정된다. 공정 (605) 은 또한 제 1 전기 회로와 웨이퍼의 제 1 외주 위치 사이에 전기 접속을 설정하기 위해 제공된다. 일 실시형태에 있어서, 제 1 전기 회로는 상부 막 층에 일체로 된다. 공정 (607) 에 있어서, 전기 접속이 제 2 전기 회로와 웨이퍼의 제 2 외주 위치 사이에 설정된다. 제 2 외주 위치는 제 1 외주 위치에 대해 웨이퍼 둘레에 직경 방향으로 대향된다. 일 실시형태에 있어서, 제 2 전기 회로는 상부 막 층에 일체로 되어 있다. 공정 (609) 은 또한 전기도금 시스템의 플래튼 상에서 그 사이에 웨이퍼가 배치되는 저부 및 상부 막 층을 위치선정하기 위해 제공된다. 그 후, 공정 (611) 에 있어서, 플래튼은 전기도금 시스템의 처리 헤드 아래로 가로지른다. 플래튼의 가로지름은 상부 막 층의 개구부를 통해 노출된 웨이퍼 표면이 전기도금되게 한다.
일 실시형태에 있어서, 전기도금 프로세스에서 웨이퍼를 지지하는 방법은 다음의 공정을 더욱 포함할 수 있다:
Figure 112007050955128-PCT00008
제 1 외주 위치로부터 먼 웨이퍼 부분이 처리되고 있을 때 제 1 전기 회로에 전력을 공급하는 공정,
Figure 112007050955128-PCT00009
제 1 외주 위치에 가까운 웨이퍼의 부분이 처리되고 있을 때 제 1 전기 회로로부터 전력을 공급해제하는 공정,
Figure 112007050955128-PCT00010
제 2 외주 위치로부터 먼 웨이퍼 부분이 처리되고 있을 때 제 2 전기 회로에 전력을 공급하는 공정,
Figure 112007050955128-PCT00011
제 2 외주 위치에 가까운 웨이퍼의 부분이 처리되고 있을 때 제 2 전기 회로로부터 전력을 공급해제하는 공정, 및
Figure 112007050955128-PCT00012
웨이퍼의 외주 에지에 균일한 전류 밀도를 유지하기 위해 웨이퍼를 둘러싼 영역 내에 배치되고, 저부 막 층에 일체로 되어 있는 희생 애노드에 전력을 공 급하는 공정.
본 발명은 수개의 실시형태로 설명되었지만, 본 기술분야에 통상의 지식을 가진자는 상술된 명세서을 읽고 도면을 연구하면 그것의 다양한 변형예, 부가예, 치환예 및 등가예를 실현할 것이다. 따라서, 본 발명은 본 발명의 사상 및 범위 내에 있는 이러한 변형예, 부가예, 치환예 및 등가예를 포함하는 것이 의도된다.

Claims (20)

  1. 전기도금 프로세스에서의 사용을 위한 다층 웨이퍼 핸들링 시스템으로서,
    웨이퍼 배치 영역 및 상기 웨이퍼 배치 영역을 둘러싼 희생 애노드를 포함하는 저부 막 층; 및
    상기 저부 막 층 위에 배치되도록 정의된 상부 막 층을 포함하고,
    상기 상부 막 층은 처리될 웨이퍼의 표면 위에 위치되는 개방 영역을 포함하고, 상기 개방 영역의 외주부 둘레에서 상기 상부 막 층과 처리될 웨이퍼 사이에 액상 시일을 제공하도록 정의되고, 직경방향으로 대향하는 위치에서 처리될 웨이퍼의 외주 상부 표면과 전기적으로 접촉하도록 정의된 제 1 전기 회로 및 제 2 전기 회로를 포함하는, 다층 웨이퍼 핸들링 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 전기 회로 및 제 2 전기 회로의 각각은 독립적으로 제어가능하고 상기 저부 막 층의 희생 애노드로부터 격리된, 다층 웨이퍼 핸들링 시스템.
  3. 제 1 항에 있어서,
    상기 희생 애노드, 상기 제 1 전기 회로 및 제 2 전기 회로의 각각은 각각의 외부적으로 액세스 가능한 전기 접점을 통해 각각의 전원과 접속하도록 구성되는, 다층 웨이퍼 핸들링 시스템.
  4. 제 1 항에 있어서,
    상기 저부 막 층의 웨이퍼 배치 영역은 처리될 웨이퍼의 직경 보다 더 작은 직경을 갖는 원형 개방 영역, 및 상기 개방 영역의 에지 둘레에 형성된 마스크 영역에 의해 정의되고,
    상기 마스크 영역은 상기 저부 막 층과 처리될 웨이퍼 사이에 액상 시일을 형성하도록 정의된 밀봉제 영역을 포함하는, 다층 웨이퍼 핸들링 시스템.
  5. 제 1 항에 있어서,
    상기 저부 막 층 및 상부 막 층의 각각은 비정질 막으로서 정의되는, 다층 웨이퍼 핸들링 시스템.
  6. 제 5 항에 있어서,
    상기 비정질 막은 아제듐 빅트렉스 PEEK, 폴리에테르이미드 (PEI), 폴리술폰 (PSU), 폴리페닐설파이드 (PPS) 또는 구리를 피복 또는 함유한 이들 비정질 막 중 임의의 것 중 어느 하나인, 다층 웨이퍼 핸들링 시스템.
  7. 제 1 항에 있어서,
    상기 저부 막 층 및 상부 막 층은 전기도금 시스템 내에 상기 다층 웨이퍼 핸들링 시스템의 배치 및 위치선정을 용이하게 하기 위해 다수의 정렬된 인덱스 포 인트를 포함하는, 다층 웨이퍼 핸들링 시스템.
  8. 전기도금 프로세스에서 사용을 위한 웨이퍼 지지 장치로서,
    처리될 웨이퍼를 수용하는 영역을 가지는 제 1 재료 층;
    상기 제 1 재료 층 위에 정의된 희생 애노드;
    웨이퍼의 외주 영역 및 상기 웨이퍼의 상기 외주 영역의 외측의 상기 제 1 재료 층 위에 놓이도록 구성되는 제 2 재료 층으로서, 처리될 웨이퍼의 표면을 노출시키는 절삭부를 포함하고, 제 2 재료 층과 상기 웨이퍼의 상기 외주 영역 사이에 시일을 형성하도록 구성되는, 상기 제 2 재료 층; 및
    상기 제 2 재료 층 내에 집적되고, 각각이 처리될 웨이퍼의 표면과 전기적으로 접속하도록 정의된 전기 접점을 포함하고, 상기 희생 애노드로부터 전기적으로 격리되는 한 쌍의 회로를 포함하는, 웨이퍼 지지 장치.
  9. 제 8 항에 있어서,
    상기 희생 애노드는 상기 제 1 재료 층 내에 임베딩되는, 웨이퍼 지지 장치.
  10. 제 8 항에 있어서,
    상기 제 2 재료 층과 처리될 웨이퍼의 상기 외주 영역 사이에 시일을 형성하도록 정의된 접착제를 더욱 포함하는, 웨이퍼 지지 장치.
  11. 제 8 항에 있어서,
    상기 제 1 재료 층 및 제 2 재료 층은 전기도금 시스템 내의 상기 제 1 재료 층 및 제 2 재료 층의 배치 및 위치선정을 용이하게 하는 정렬된 인덱스 포인트를 포함하는, 웨이퍼 지지 장치.
  12. 제 8 항에 있어서,
    상기 한 쌍의 회로에서의 각각의 회로는 상기 웨이퍼의 외주부 둘레에서 직경 방향으로 대향된 위치에서 처리될 웨이퍼의 표면과 접속하도록 정의되는, 웨이퍼 지지 장치.
  13. 제 8 항에 있어서,
    상기 희생 애노드는 제 1 전원과 접속하도록 구성되고, 상기 한 쌍의 회로는 제 2 전원과 접속하도록 구성되고, 상기 제 1 전원 및 제 2 전원은 독립적으로 제어가능한, 웨이퍼 지지 장치.
  14. 제 8 항에 있어서,
    상기 제 1 재료 층은,
    처리될 웨이퍼의 직경보다 더 작은 직경을 갖는 원형 절삭부; 및
    상기 절삭부 주위에 정의되고, 상기 절삭부 위에 중심이 맞춰진 위치로 배치될 상기 웨이퍼의 에지와 상기 절삭부의 에지 사이에 정의되며, 제 1 재료 층과 웨 이퍼 사이에 시일을 형성하도록 정의된 접착제를 포함하는 마스크 영역을 더욱 포함하는, 웨이퍼 지지 장치.
  15. 제 8 항에 있어서,
    상기 제 1 재료 층 및 제 2 재료 층의 각각은 비정질 막으로 정의되는, 웨이퍼 지지 장치.
  16. 제 15 항에 있어서,
    상기 비정질 막은 아제듐 빅트렉스 PEEK, 폴리에테르이미드 (PEI), 폴리술폰 (PSU), 폴리페닐설파이드 (PPS) 또는 구리를 피복 또는 함유한 이들 비정질 막 중 임의의 것 중 어느 하나인, 웨이퍼 지지 장치.
  17. 전기도금 프로세스에서 웨이퍼를 지지하는 방법으로서,
    저부 막 층과 상부 막 층 사이에 웨이퍼를 배치하는 단계로서, 처리될 웨이퍼의 표면이 상기 상부 막 층의 개구부를 통하여 노출되는, 상기 웨이퍼 배치 단계;
    상기 상부 막 층과 상기 웨이퍼의 외주부 사이에 액상 시일을 설정하는 단계;
    상기 상부 막 층에 일체로 되어 있는 제 1 전기 회로와 상기 웨이퍼의 제 1 외주 위치 사이에 전기 접속을 설정하는 단계;
    상기 상부 막 층에 일체로 되어 있는 제 2 전기 회로와, 상기 웨이퍼의 상기 제 1 외주 위치에 대해 상기 웨이퍼 둘레에서 직경 방향으로 대향되는 제 2 외주 위치 사이에 전기 접속을 설정하는 단계;
    전기도금 시스템의 플래튼 상에서 그 사이에 웨이퍼가 배치되는 상기 저부 및 상부 막 층을 위치선정하는 단계;
    상기 전기도금 시스템의 처리 헤드 아래로 상기 플래튼을 횡단시키는 단계로서, 상기 횡단은 상기 상부 막 층의 상기 개구부를 통해 노출된 웨이퍼의 표면이 전기도금되게 하는, 상기 플래튼 횡단 단계를 포함하는, 웨이퍼 지지 방법.
  18. 제 17 항에 있어서,
    상기 제 1 외주 위치로부터 먼 상기 웨이퍼의 부분이 처리되고 있을 때 상기 제 1 전기 회로에 전력을 공급하는 단계;
    상기 제 1 외주 위치에 가까운 상기 웨이퍼의 부분이 처리되고 있을 때 상기 제 1 전기 회로로부터 전력을 공급해제하는 단계;
    상기 제 2 외주 위치로부터 먼 상기 웨이퍼의 부분이 처리되고 있을 때 상기 제 2 전기 회로에 전력을 공급하는 단계; 및
    상기 제 2 외주 위치에 가까운 상기 웨이퍼의 부분이 처리되고 있을 때 상기 제 2 전기 회로로부터 전력을 공급해제하는 단계를 더 포함하고,
    소정의 시간에 상기 제 1 전기 회로 또는 상기 제 2 전기 회로 중 어느 하나에 전력이 공급되는, 웨이퍼 지지 방법.
  19. 제 17 항에 있어서,
    상기 웨이퍼의 외주 에지에 균일한 전류 밀도를 유지하기 위해 웨이퍼를 둘러싼 영역 내에 배치되고, 저부 막 층에 일체로 되어 있는 희생 애노드에 전력을 공급하는 단계를 더 포함하는, 웨이퍼 지지 방법.
  20. 제 17 항에 있어서,
    상기 저부 막 층 및 상부 막 층의 각각은 비정질 막으로서 정의되는, 웨이퍼 지지 방법.
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