KR20070088178A - 기판 스트립 및 반도체 패키지 제조방법 - Google Patents

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Abstract

본 발명은: 적어도 하나의 홀이 형성되며, 적어도 하나의 반도체 칩이 패키징되는 복수의 기능부들을 구비한 기판 기재와; 상기 기판 기재의 기능부 상에 형성된 회로 패턴 및 상기 기판 기재의 비기능부 상에 형성된 더미 패턴을 구비한 회로층과; 상기 회로층 상에 형성된 보호층과; 상기 비기능부의 외부 진공 흡측공과 접하는 부분 상에 배치된 것으로, 단차가 없는 편평한 형상을 가진 복수의 흡착공 안착부들을 구비하는 기판 스트립을 제공한다.

Description

기판 스트립 및 반도체 패키지 제조방법{Board scrip and manufacturing method for semiconductor package using the same}
도 1은 종래의 통상적인 기판 스트립을 도시한 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 취한 평면도이다.
도 3은 본 발명의 바람직한 실시예에 따른 기판 스트립을 도시한 평면도이다.
도 4는 도 3의 A부를 확대 도시한 평면도이다.
도 5는 도 3의 Ⅴ-Ⅴ선을 따라 취한 단면도이다.
도 6은 도 4의 변형예를 도시한 사시도이다.
도 7은 본 발명의 다른 측면에서 바람직한 실시예에 따른 반도체 패키지 제조방법을 도시한 흐름도이다.
도 8 내지 도 11은 도 7에 도시된 반도체 패키지 제조방법의 각 단계들을 도시한 도면들로써, 도 8은 기판 기재를 제공하는 단계를 도시한 사시도이다.
도 9는 도 8의 Ⅸ-Ⅸ선을 따라 취한 단면도이다.
도 10은 기판 기재에 회로 패턴과, 더미 패턴과, 홀들과, 흡착공 안착부를 형성하는 단계를 도시한 단면도이다.
도 11은 기판 기재에 보호층을 형성하는 단계를 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
50: 진공 스테이지 54: 진공 흡착공
100: 기판 스트립 120: 기능부
121: 프리프레그 123: 수지재
124: 회로 패턴 126: 홀
141: 기판 기재 130: 비기능부
134: 더미 패턴 144: 회로층
146 :보호층 150: 흡착공 안착부
151: 외곽부 153: 내곽부
본 발명은 기판 스트립에 관한 것으로, 보다 상세하게는 기판 기재에 보호층을 형성하는 단계에서 보호층 소재가 홀을 통하여 반대 면으로 흘러 내리는 것을 방지할 수 있는 구조를 가진 기판 스트립에 관한 것이다.
통상적인 반도체 패키지를 제조하기 위해서는, 도 1 및 도 2에 도시된 바와 같이 하나의 반도체 패키지를 이루는 각각의 인쇄회로기판(10)들이 매트릭스 또는 스트립 단위로 군집되어 하나의 단위 기판(20)을 이루고, 상기 단위 기판(20)들이 더미 기판(30)을 통하여 서로 연결되어 스트립 단위로 공급된다. 각 인쇄회로기판 상에는 적어도 하나의 반도체 칩이 장착되고 몰딩물에 의하여 몰딩된 후, 절단과정 을 거쳐 개별적인 패키지 단위로 분리된다.
이 경우, 단위 기판(20) 및 더미 기판(30)은 서로 동일한 소재의 기판 기재(11)를 구비한다. 상기 기판 기재(11)는 통상, BT(Bismaleimide Triazine)나 FR-4 소재의 수지재(13)와 글래스 파이버(glass fiber) 등의 섬유질(12)로 이루어진 하나의 프리프레그가 적어도 일층 이상 적층되어 형성된다.
상기 단위 기판(20)에 대응되는 기판 기재(11) 상에는 적어도 일측면에 특정 패턴을 가진 회로 패턴(24)과, 상기 기판 기재의 양 측면에 형성된 회로 패턴(24) 사이를 연결하기 위한 쓰루 홀(through hole; 36)과, 반도체 칩과의 접속을 위한 디바이스 홀(device hole)이 형성된다.
한편, 상기 더미 기판(30)의 기판 기재의 상면 및 저면에도 특정 패턴의 더미 패턴(34)이 형성된다. 더미 패턴(34)은 기판 기재 상면 및 저면의 열팽창 계수를 동일하게 하도록 하며, 기판 스트립의 강도를 증가시키는 기능을 한다. 이 경우, 더미 패턴(34)은 사각 형상의 더미 패턴이 상하 좌우로 나란히 이격 배치되도록 형성될 수 있다.
한편, 상기 기판 기재(11)에 회로 패턴(24) 및 더미 패턴(34) 상에는, 상기 회로 패턴을 외부로부터 보호하는 것을 방지하기 위하여 솔더 레지스트(solder resist) 또는 포토 솔더 레지스트(photo solder resist) 등의 소재로 이루어진 보호층(40)이 형성된다. 상기 보호층(40)은 상기 기판 기재를 진공을 이용하여 진공 스테이지(50)에 흡착한 다음, 흡착된 기판 기재(11) 상에 보호층 재료를 도포하고, 노광, 현상함으로써 이루어진다.
이를 위하여 상기 진공 스테이지(50)는, 상기 기판 기재가 안착되는 안착면(52)과, 상기 안착면에 기판 기재를 흡착하기 위하여 형성된 복수의 흡착공(吸着孔; 54)들을 구비한다. 상기 흡착공(54) 내부로부터는 부압의 공기가 형성되어 상기 기판 기재의 더미 패턴(34)이 위치한 부분을 흡착하게 되어서, 기판 기재가 진공 스테이지(50)의 안착면(52)에 밀착하여 안착된다.
그런데, 상기 흡착공(54)은 상기 기판 기재(11)를 충분히 흡착하기 위하여 일정 이상의 직경을 가지고 있으며, 상기 더미 패턴(34)의 크기는 상기 흡착공(54)보다 작다. 따라서 흡착공(54)이 기판 기재(11)를 흡착하는 때에, 상기 흡착공(54)의 테두리는 더미 패턴(34)과 함께 상기 더미 패턴이 형성되지 않은 기판 기재(11)에 대응되게 된다.
이 경우 상기 더미 패턴이 형성된 기판 기재의 면과, 더미 패턴이 형성되지 않은 기판 기재의 면은 서로 단차가 지고 있으며, 이는 결과적으로 진공압으로 흡착공(54)으로부터 기판 기재를 흡입하는 경우, 상기 부압이 안착면(52)에도 미치게 된다.
특히, 상기 보호층을 도포하는 공정에서, 쓰루 홀(through hole) 등의 홀 내로 보호층(40)이 충진되는데, 상기 기판 기재(11)가 흡착공(36)에 완전 밀착하지 않음으로써 상기 홀(36)을 통하여 흡착 홀에 밀착한 면으로 침투하게 된다.
이로 인하여 기판 기재(11)의 저면에 오염이 발생하고, 기판 편평성이 떨어지게 되며, 홀 내에 충진된 보호층에 보이드(void) 현상이 발생하게 되어서 제품 신뢰성이 떨어지게 된다.
특히, 최근에는 가공기술이 발전하여, 기판 기재를 릴투릴(reel-to-reel) 또는 롤투롤(roll-to-roll) 방식으로 제작 가능하며, 이 경우에는 상기 진공 스테이지를 사용한 보호층 형성방법이 실질적으로 필요하며, 따라서 릴투릴 또는 롤투롤 방식으로 기판 기재가 제작되는 경우 상기 문제점은 더욱 심각하다.
본 발명은 상기와 같은 문제점 등을 포함하여 여러 문제점을 해결하기 위한 것으로서, 기판 기재를 관통하는 홀의 저면의 원하지 않은 부분에 보호층이 형성되는 것을 방지하는 구조를 가진 기판 스트립 및 반도체 패키지 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은, 기판 기재의 홀에 충진된 보호층에서 보이드 현상이 발생하지 않고 인쇄회로기판의 편평성이 우수한 구조를 가진 기판 스트립 및 반도체 패키지 제조방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은: 적어도 하나의 홀이 형성되며, 적어도 하나의 반도체 칩이 패키징되는 복수의 기능부들을 구비한 기판 기재와; 상기 기판 기재의 일면상에 형성되는 기능부 상에 형성된 회로 패턴 및 상기 기판 기재의 일면상에 형성되는 비기능부 상에 형성된 더미 패턴을 구비한 회로층과; 상기 회로층 상에 형성된 보호층과; 상기 비기능부의 외부 진공 흡착공과 접하는 부분 상에 배치되고, 단차가 없는 편평한 형상을 가진 복수의 흡착공 안착부들을 구비하는 기판 스트립을 제공한다.
이 경우, 상기 흡착공 안착부는 더미 패턴과 동일한 소재로 이루어진 것이 바람직하다.
또한, 상기 기판 기재는 FR-4 및 BT 소재 중 적어도 하나를 포함하여 이루어진 것이 바람직하다.
한편, 본 발명의 다른 측면에 의한 반도체 패키지 제조방법은: 기판 기재를 릴투릴 공정으로 제공하는 단계와; 상기 기판 기재의 기능부 상에 회로 패턴들 및 홀들과, 상기 기판 기재의 비기능부 상에 더미 패턴들을 형성하는 단계와; 상기 기판 기재의 비기능부 상에 흡착공 안착부를 형성하는 단계와; 상기 기판 기재를 진공 스테이지에 안착하는 단계와; 상기 진공 스테이지에 구비된 진공 흡착공으로 상기 기판 기재의 흡착공 안착부를 흡착하여 상기 기판 기재를 고정시키고, 상기 기판 기재 상에 보호층을 형성하는 단계와; 상기 기판 기재에 반도체 칩을 패키징하는 단계를 포함한다.
이하 첨부된 도면을 참조하면서, 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명이 적용될 수 있는 기판 스트립을 도시한 평면도이고, 도 4는 도 3의 A부를 확대 도시한 평면도이고, 도 5는 도 3의 Ⅴ-Ⅴ선을 따라 취한 단면도이다. 도 3 내지 도 5를 참조하면 본 발명의 실시예에 따른 기판 스트립(100)은 기판 기재(141)와, 회로층(144)과, 보호층(146)과, 흡착공 안착부(150)를 구비한다.
기판 기재(141)의 일면상에 적어도 하나의 기능부(120)와 비기능부(130)가 형성될 수 있다. 기능부(120)는 하나의 반도체 패키지를 이루는 복수의 단위 기판 들이 배치되며, 비기능부(130)는 상기 기능부(120)들 사이 및 기능부(120) 외곽에 배치되는 것이 일반적이다. 이 기판 기재(141)는 통상 BT나 FR4 소재로 이루어지는데, 상기 BT나 FR4 소재는, 프리프레그(prepreg; 122)와 그 주변의 수지재(123)로 이루어진다. 이 경우, 프리프레그(122)는 글래스 파이버(glass fiber)와 레진의 복합체를 의미한다. 이 경우 상기 프리프레그(122)는 레진이 70% 이하의 함량을 가지며, 전체 두께가 커도 0.15mm 이하가 되고, 그 강성이 25 Gpa 이상일 수 있다. 상기 조건은 프리프레그(122) 및 수지재(123)를 구비한 기판 기재(141)가 릴투릴 방식으로 공급할 수 있음과 동시에 일정 이상의 강도를 유지할 수 있는 조건을 충족하는 조건 중 하나이다. 여기서, 프리프레그(122)의 강도는, 글래스 파이버와 함께 프리프레그(122)를 구성하는 레진 함량을 조절함으로써 이루어질 수 있다.
상기 기판 기재(141)의 적어도 일측면에는 회로층(144)이 형성된다. 상기 회로층(144)은, 상기 기판 기재(141)의 기능부(120) 상에 배치된 것으로 반도체 칩과 전기적으로 연결된 회로 패턴(124)과, 상기 기판 기재(141)의 비기능부(130) 상에 배치된 것으로 상기 기판 기재(141) 상하면의 열팽창율을 동일하게 하도록 형성된 복수의 더미 패턴(134)들을 구비한다.
이 경우, 상기 회로 패턴(124) 및 더미 패턴(134)은, 기판 기재(141) 상에 통상 구리 등의 도전막을 형성한 뒤에 노광 및 현상을 통하여 패턴화 될 수도 있고, 이와 다른 여러 방법들이 사용되어 패턴화 될 수 있다. 이 경우 상기 기판 기재(141) 양면에 회로 패턴(124)들이 형성될 수 있고, 상기 기판 기재(141) 상, 저면에 형성된 회로 패턴(124)들은 쓰루 홀(through hole) 등의 홀(126)에 의하여 서 로 연결될 수 있다.
상기 회로층(144) 상에는 보호층(146)이 형성된다. 상기 보호층(146)은 솔더 레지스트(solder resist) 또는 포토 솔더 레지스트(photo solder resist) 소재로 이루어질 수 있으며, 회로 패턴(124)을 외부로부터 보호하는 기능을 한다. 이 경우 상기 기판 기재(141)는 BOC(board on chip) 패키지용 기판 기재로, 상기 회로 패턴(124)들 각각은 전극 접속부와, 볼 안착부와, 연결부를 구비할 수 있다.
이 경우 도면에는 도시되지 않으나, 상기 회로 패턴의 전극 접속부는 반도체 칩의 전극부와 연결되고, 볼 안착부는 외부 기판과 전기적 연결되는 전도성 볼이 안착되며, 연결부는 상기 전극 접속부와 볼 안착부를 연결하는 기능을 한다. 이 경우 상기 보호층(146)은 볼 안착부와 전극 접속부를 제외하고 형성될 수 있다. 상기 보호층(146)은 쓰루 홀(through hole)을 관통하여 기판 기재(141) 상, 배면에 형성될 수 있다.
상기 보호층(146)을 형성시키기 위해서는 특히 도 5에 도시된 바와 같이, 상기 기판 기재(141)를 진공 스테이지(50)에 안착시킨 다음, 상기 진공 스테이지(50)에 구비된 진공 흡착공(54)로 상기 기판 기재(141)의 저면을 진공으로 흡착하여 상기 기판 기재(141)의 저면이 진공 스테이지(50)에 밀착되도록 하고, 이 상태에서 보호층(146)을 스크린 프린팅 등의 방법으로 도포함으로써 이루어진다. 상기 진공 흡착공(54)은 기판 기재(141)의 비기능부(130)를 흡착하여 접하게 된다.
이 경우 상기 기판 기재(141)의 진공 흡착공(54)에 밀착되는 부분에는 흡착공 안착부(150)들이 형성되는데, 이 상기 흡착공 안착부(150)는 단차가 없는 편평 한 형상을 하고 있다. 따라서, 진공 흡착공(54)로부터의 진공압이 상기 흡착공 안착부(150) 외측에서는 발생하지 않게 된다. 즉, 만약 흡착공 안착부(150)가 단차를 가지고 있다면, 그 단차를 통하여 진공 흡착공(54)로부터의 진공압이 상기 흡착공 안착부(150) 외측에 영향을 미치게 되고, 이로 인하여 쓰루 홀이나 비아 홀 등의 홀(126)에 충진되는 보호층(146)이 상기 홀들 주위로 침범하는 현상이 발생할 수 있는데, 본 발명에 의하면 상기 홀(126)에 상기 진공압의 영향이 미치지 않게 됨으로써 상기 현상들이 발생하지 않게 된다.
상기 흡착공 안착부(150)는, 기판 기재로서 더미 패턴이 형성되어 있지 않도록 형성될 수도 있다. 이와 달리 상기 흡착공 안착부(150)는 더미 패턴(134)과 동일한 소재로 이루어질 수 있는데, 이 경우 상기 흡착공 안착부(150)의 크기는 상기 진공 흡착공(54)의 직경보다 크도록 할 수 있다. 상기 흡착공 안착부(150)는 도 4에 도시된 바와 같이, 그 전체가 더미 패턴(134)과 동일한 소재로 이루어진 중앙이 찬 원통형상일 수 있다. 이와 달리 상기 흡착공 안착부(150)가, 도 6에 도시된 바와 같이, 상기 흡착공 안착부(150)보다 큰 직경을 가지는 외곽부(151) 및 상기 흡착공 안착부(150)보다 작은 직경을 가지는 내곽부(153)를 가져서, 단면이 도넛 형상일 수도 있다.
본 발명에 의하면, 쓰루 홀 등의 홀(126) 내에 위치한 보호층(146)의 보이드(void) 현상 및 상기 기판 기재(141)의 홀 저면 가장자리로 경화되지 않은 상태의 보호층(146)이 침범하는 현상을 방지할 수 있고, 기판의 편평성을 향상시킬 수 있다.
도 7은 본 발명의 바람직한 실시예에 따른 반도체 패키지 제조방법을 도시한 흐름도이다. 도 7을 참조하면, 본 발명의 반도체 패키지의 제조방법은: 기판 기재를 릴투릴 공정으로 제공하는 단계(S10)와; 기판 기재의 기능부 상에 회로 패턴 및 홀들과, 상기 기판 기재의 비기능부 상에 더미 패턴들을 형성하는 단계(S20)와; 상기 비기능부 상에 흡착공 안착부를 형성하는 단계(S30)와; 상기 기판 기재를 진공 스테이지에 안착하는 단계(S40)와; 상기 진공 스테이지에 구비된 진공 흡착공으로 상기 기판 기재의 흡착공 안착부를 흡착하여 상기 기판 기재를 고정시키고, 상기 기판 기재 상에 보호층을 형성하는 단계(S50)와; 상기 기판 기재에 반도체 칩을 패키징하는 단계(S60)를 포함한다.
도 8 내지 도 12를 참조하여, 본 발명의 바람직한 실시예에 따른 반도체 패키지 제조방법의 각 단계를 상세히 설명한다. 도 8 및 도 9을 참조하면, 먼저 기판 기재(141)를 제공하는 단계를 거친다. 이 경우, 기판 기재(141)는 글래스 파이버와 레진의 복합체로 이루어진 적어도 1층의 프리프레그(122) 및 상기 프리프레그 주위에 형성된 수지재(123)를 구비할 수 있다. 본 발명에서는 프리프레그(122)가 릴(reel) 방식으로 공급된다.
즉, 롤링 공급장치(201)에 복수의 층으로 적층되어 있는 글래스 파이버 소재(122a)는 릴 방식으로 레진 탱크(205)로 주입된다. 레진 탱크(205)에는 레진 저장소(203)로부터 유입된 레진(122b)이 액체 상태로 수용되어 있다. 따라서 레진(122b)이, 릴 방식으로 레진 탱크로 유입되는 글래스 파이버 소재(122a)에 충진되고, 이러한 레진(122b)이 충진된 글래스 파이버 소재(122a)는 오븐(oven)에서 가열 되어서 하나의 프리프레그(122)가 완성하게 된다. 이 경우 롤러(207)가 상기 프리프레그의 이송을 가이드한다.
이 경우 상기 프리프레그(122)는 수지재가 70% 이하의 함량을 가지며, 전체 두께가 커도 0.15mm 이하가 되고, 그 강성이 25 Gpa 이상일 수 있다. 이로써 기판 기재(141)가 릴투릴 방식으로 공급할 수 있음과 동시에, 후 공정을 위하여 굴곡되는 경우에도 기판 기재(141)의 강성을 일정 이상으로 유지할 수 있다. 여기서, 프리프레그(122)의 강도는, 글래스 파이버와 함께 프리프레그(122)를 구성하는 레진의 함량을 조절함으로써 이루어질 수 있다.
한편, 상기 기판 소재가 FR-4 또는 BT 소재일 수 있는데, 특히 FR-4는 흡습성이 우수하고, 난연성, 접찹력, 전기적 특성이 우수하다는 특징이 있다. 이 경우, 기판 기재(141)의 열팽창계수는 레진에 첨가된 첨가재(filler) 량을 조절함으로 결정할 수 있다.
그 후에 도 10에 도시된 바와 같이 상기 기판 기재(141)의 기능부(120) 상에 회로 패턴(124)을 형성하고, 이와 더불어 상기 기판 기재(141)의 비기능부(130) 상에 더미 패턴(134)을 형성한다. 상기 공정의 하나의 예를 들면, 도전막을 상기 기판 기재(141)의 적어도 일측에 형성한다. 그 후에 상기 도전막 상부에 감광막을 코팅한 후, 노광, 및 현상에 의해 회로 패턴(124) 및 더미 패턴(134)을 형성할 수 있다. 이 단계에서 상기 기판 기재(141)에 복수의 홀들을 형성하는 단계를 거친다. 상기 홀(126)들은 상기 기판 기재(141)의 상, 저면을 연결하는 쓰루 홀을 포함하여 의미하는 것으로 이를 통하여 기판 기재(141)의 상, 저면에 형성된 회로 패턴(124) 들이 서로 연결될 수 있다.
한편, 본 발명은 기판 기재(141)의 비기능부(130) 상에 흡착공 안착부(150)를 형성하는 단계를 더 구비한다. 상기 흡착공 안착부(150)는 상기 더미 패턴(134)과 동일 소재로 이루어지며, 상기 흡착공 안착부(150)를 형성하는 단계는 상기 더미 패턴(134)을 형성하는 단계와 동일 공정에서 이루어지는 것이 바람직하다. 이 경우 상기 흡착공 안착부(150)의 크기는 진공 흡착공(54)보다 크도록 형성되는 것이 바람직한데, 이로써 진공 흡착공(54)으로부터의 부압이 상기 흡착공 안착부(150) 외측에는 영향을 미치지 않도록 하기 위함이다. 또한 상기 흡착공 안착부(150)는, 도 6에 도시된 바와 같이, 상기 진공 흡착공(54)보다 큰 직경을 가지는 외곽부(151) 및 상기 진공 흡착부보다 작은 직경을 가지는 내곽부(153)를 구비하도록 형성될 수도 있다.
그 후에 도 11에 도시된 바와 같이 상기 회로 패턴(124) 상에 보호층(146)을 형성하기 위하여, 상기 기판 기재(141)를 진공 스테이지(50)에 안착하는 단계와, 상기 진공 스테이지(50)에 구비된 진공 흡착공(54)으로 상기 기판 기재(141)의 흡착공 안착부(150)를 흡착하여 상기 기판 기재(141)를 고정시키는 단계를 거친다. 흡착공 안착부(150)가 단차가 지지 않은 편평한 형상으로써 이에 진공 흡착공(54)이 접하는 경우, 부압이 상기 진공 흡착공(54) 외부에 영향을 미치지 않게 된다. 이 상태에서 상기 기판 기재(141) 상에 보호층(146)을 형성하게 된다. 이로 인하여 기판 기재(141)가 완전히 편평한 상태에서 보호층(146)이 도포되며, 상기 홀(126)들로 보호층(146)이 충진된다.
이 경우 상기 홀(123)들에는 상기 진공 흡착공(24)으로부터의 부압이 영향을 미치지 않게 되므로, 상기 보호층(146)이 상기 홀에 완전히 충진되며, 상기 홀 저면 가장자리에 침범하지 않게 된다.
그 후에, 도시되지는 않으나 반도체 칩 및 기판 기재(141)를 패키징하는 단계를 거친다. 이 경우 상기 반도체 칩 및 기판 기재(141)는 BOC(board on chip) 결합될 수 있다. 즉, 저면에 전극 접속부 및 볼 안착부가 형성된 기판 기재(141)의 상부로부터 반도체 칩(160)을 뒤집어 안착시킨다. 이 경우 반도체 칩의 전극부는 윈도우 슬릿 내측 공간에 배치된다. 그 후에, 반도체 칩의 전극부와 기판 기재(141)의 전극 접속부 사이를 와이어 본딩한다. 그 후에 몰딩물(170)에 의하여 와이어 본딩 부분을 포함하여 몰딩하게 된다.
그 후에 각각의 인쇄회로기판을 개별화하는 단계를 거침으로써 하나의 반도체 패키지가 완성된다.
이상과 같은 본 발명에 의하면, 흡착공이 편평한 흡착공 안착부와 접하여 기판 기재를 흡착한 상태에서 보호층을 형성할 수 있음으로써, 홀 저면의 원하지 않은 부분에 보호층이 침범하는 현상과, 기판 기재의 홀에 충진된 보호층에서 발생하는 보이드 현상을 방지할 수 있고, 인쇄회로기판의 편평성이 우수한 구조를 가진다. 이는 결과적으로 반도체 패키지가 높은 신뢰성을 가지게 된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 누구든지 이 로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (8)

  1. 적어도 하나의 홀이 형성되며, 적어도 하나의 반도체 칩이 패키징되는 복수의 기능부들을 구비한 기판 기재;
    상기 기판 기재의 일면상에 형성되는 기능부 상에 형성된 회로 패턴 및 상기 기판 기재의 일면상에 형성되는 비기능부 상에 형성된 더미 패턴을 구비한 회로층;
    상기 회로층 상에 형성된 보호층; 및
    상기 비기능부의 일부에 형성된 것으로 외부 진공 흡착공과 접하는 부분 상에 배치되고 단차가 없는 편평한 형상을 가진 적어도 하나의 흡착공 안착부들을 구비하는 기판 스트립.
  2. 제 1 항에 있어서,
    상기 흡착공 안착부는 더미 패턴과 동일한 소재로 이루어진 것을 특징으로 하는 기판 스트립.
  3. 제 2 항에 있어서,
    상기 보호층은, 기판 기재가 진공 스테이지에 구비된 적어도 하나의 진공 흡착공에 의하여 흡착된 상태에서 형성된 것으로,
    상기 흡착공 안착부는 상기 진공 흡착공보다 큰 것을 특징으로 하는 기판 스트립.
  4. 제 2 항에 있어서,
    상기 보호층은, 기판 기재가 진공 스테이지에 구비된 적어도 하나의 진공 흡착공에 의하여 흡착된 상태에서 형성된 것으로,
    상기 흡착공 안착부는: 상기 진공 흡착공보다 큰 외곽부; 및 상기 진공 흡측공보다 작은 내곽부를 구비하는 것을 특징으로 하는 기판 스트립.
  5. 제 1 항에 있어서,
    상기 기판 기재는 FR-4 및 BT(Bismaleimide Triazine) 소재 중 적어도 하나를 포함하여 이루어진 것을 특징으로 하는 기판 스트립.
  6. 기판 기재를 릴투릴 공정으로 제공하는 단계;
    상기 기판 기재의 기능부 상에 회로 패턴들 및 홀들과, 상기 기판 기재의 비기능부 상에 더미 패턴들을 형성하는 단계;
    상기 기판 기재의 비기능부 상에 흡착공 안착부를 형성하는 단계;
    상기 기판 기재를 진공 스테이지에 안착하는 단계;
    상기 진공 스테이지에 구비된 진공 흡착공으로 상기 기판 기재의 흡착공 안착부를 흡착하여 상기 기판 기재를 고정시키고, 상기 기판 기재 상에 보호층을 형성하는 단계; 및
    상기 기판 기재에 반도체 칩을 패키징하는 단계를 포함하는 반도체 패키지 제조방법.
  7. 제 6 항에 있어서,
    상기 기판 기재는 FR-4 또는 BT(Bismaleimide Triazine) 소재를 포함하여 이루어지고, 상기 기판 기재를 제공하는 단계는 릴투릴(reel-to-reel) 공정으로 행하여지는 반도체 패키지 제조방법.
  8. 제 6 항에 있어서,
    상기 흡착공 안착부는 상기 더미 패턴과 동일 소재로 이루어지며, 상기 흡착공 안착부를 형성하는 단계는 상기 더미 패턴을 형성하는 단계와 동일 공정에서 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
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