KR20070078801A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 저항층을 갖는 반도체 장치의 제조 방법에서, 이론 저항값과 실측 저항값의 어긋남을 감소시킨다. 반도체 기판(1) 위의 전체면에 층간 절연막(9)을 형성하고, 그 후 해당 층간 절연막(9)을 선택적으로 에칭하여, 폴리 실리콘 저항층(4), 소스 영역(7) 및 드레인 영역(8)을 각각 일부 노출시키는 컨택트 홀(10, 11)을 형성한다. 폴리 실리콘 저항층(4) 위에서 인접하는 컨택트 홀 사이를 저항 소자의 길이 L1, L2로 정의하여 폴리 실리콘 저항층(4)의 패터닝 치수를 설정한다. 다음으로, 컨택트 홀(10)을 통하여, 이온 주입하여, 폴리 실리콘 저항층(4) 위에 저저항 영역(15a∼15c)(고농도로 불순물이 도입된 영역)을 형성한다. 다음으로, 해당 이온 주입후의 열처리(어닐링)를 소스 영역·드레인 영역 시의 열처리보다도 낮은 온도에서 행한다.
반도체 기판, 필드 절연막, 게이트 절연막, 이론 저항값, 실측 저항값, 소스, 드레인, 층간 절연막, 컨택트 홀, 저저항, 금속 배선

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 반도체 장치의 제조 방법을 설명하는 평면도.
도 6은 종래의 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 종래의 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 종래의 반도체 장치의 제조 방법을 설명하는 단면도.
도 9는 종래의 반도체 장치의 제조 방법을 설명하는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 100: 반도체 기판
2, 101: 필드 절연막
3, 102: 게이트 절연막
4, 103: 폴리 실리콘 저항층
5, 104: 게이트 전극
6, 105: 레지스트막
7, 107: 소스 영역
8, 108: 드레인 영역
9, 109: 층간 절연막
10, 11, 110: 컨택트 홀
15a, 15b, 15c, 106a, 106b, 106c, 115a, 115b, 115c: 저저항 영역
16, 116: 금속 배선
[특허 문헌 1] 일본 특허 공개 공보 평5-129294호
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히, 저항 소자를 갖는 반도체 장치에 관한 것이다.
종래부터, 아날로그 회로를 탑재한 LSI 회로를 구성하기 위한 저항 소자로서 폴리 실리콘층으로 이루어지는 비교적 저항값이 높은 소자(이하, 폴리 실리콘 저항층이라고 칭함)가 알려져 있다. 이 폴리 실리콘 저항층은, 소자 분리 영역에 형성하면 소자 형성 영역의 면적을 축소해서 고집적화를 도모하고, 또한 기생 용량도 저감시킬 수도 있기 때문에 널리 이용되고 있다.
또한, 일반적인 LSI 회로에서는, 폴리 실리콘 저항층 이외에도 MOS 트랜지스터나 바이폴라 트랜지스터 등과 같은 능동 소자가 동일 반도체 기판 위에 형성되어 있다. 이하, 폴리 실리콘 저항층 및 MOS 트랜지스터를 동일 반도체 기판 위에 구비한 종래의 반도체 장치의 제조 공정의 일례를 도 6 ~ 도 8을 참조하여 설명한다.
도 6에 도시한 바와 같이, LOCOS법 등에 의해 반도체 기판(100) 위에 소자 분리를 위한 필드 절연막(101)을 형성한다. 또한, 열산화법 등에 의해 필드 절연막(101)으로 둘러싸여진 영역의 반도체 기판(100)의 표면에 MOS 트랜지스터용의 게이트 절연막(102)을 형성한다. 다음으로, 반도체 기판(100) 위의 전체면에 폴리 실리콘층을 형성하고, 저항 소자가 원하는 저항값을 얻기 위한 이온 주입을 하고, 그 후, 드라이 에칭 등에 의한 패터닝을 행함으로써 필드 절연막(101) 위에 폴리 실리콘 저항층(103)을 형성하고, 게이트 절연막(102) 위에 게이트 전극(104)을 형성한다.
다음으로, 도 7에 도시한 바와 같이, 폴리 실리콘 저항층(103)의 컨택트 형성 영역에서 전기적 접속을 양호하게 하기 위해, 레지스트막(105)을 마스크로 하여 이온 주입을 행하여, 폴리 실리콘 저항층(103) 위에 저저항 영역(106a∼106c)(고농도로 불순물이 주입된 영역)을 형성한다.
또한，MOS 트랜지스터 형성 영역에서도 저저항 영역(106a∼106c)의 형성과 동시에 이온 주입을 행하여, 소스 영역(107) 및 드레인 영역(108)을 형성한다. 그 후, 주입한 불순물을 활성화하기 위해 고온(예를 들면 950℃)에서 약 1시간의 열처리(어닐링)를 행한다.
다음으로, 도 8에 도시한 바와 같이, 반도체 기판(100) 위의 전체면에 층간 절연막(109)을 형성하고, 그 후 폴리 실리콘 저항층(103), 소스 영역(107), 및 드 레인 영역(108) 위의 원하는 위치에 컨택트 홀(110)을 개구한다. 다음으로, 각 컨택트 홀(110) 내에 금속 배선(116)을 형성함으로써, 폴리 실리콘 저항층(103) 및 MOS 트랜지스터는 다른 소자와 전기적으로 접속된다. 도 9는 이상의 공정에 의해 형성된 반도체 장치를 상방에서 본 평면도의 개략이다.
그런데, 저항 소자의 저항값 R은 R=Rs×L/W로 주어진다. 여기에서, Rs는 시트 저항(Ω/sp), L은 저항 소자의 길이, W는 그 폭이다. 상기 폴리 실리콘 저항층(103)에서, 그 패터닝 치수(시트 저항 Rs, 길이 L, 폭 W)는, 원하는 저저항값 R로 되도록 미리 설계되어 있고, 제조 공정의 도중에 변경되는 일은 없다.
종래는, 도 7에 도시한 바와 같이 레지스트막(105)을 이용해서 이온 주입한 동안의 길이 X, Y를 저항 소자의 길이 L로 정의해서 저항 소자를 설계하고 있었다. 여기에서, X는 인접하는 저저항 영역(106a, 106b) 사이의 길이이며, Y는 저저항 영역(106b, 106c) 사이의 길이이며, 예를 들면 X=1200㎛, Y=70㎛이다.
그러나, 전술한 종래의 제조 공정에서는, 저저항 영역 형성 후에 다른 능동 소자의 불순물 영역을 활성화시키기 위해 고온의 열처리(어닐링)를 행할 필요가 있었기 때문에, 저저항 영역(106a∼106c)이 가로 방향으로 소정의 거리 Z만큼 확산하여, 도 8, 9에 도시한 바와 같이 저저항 영역(115a∼115c)으로 된다. 따라서, 미리 설계한 저항 소자의 길이 X, Y가 X', Y'로 짧아져, 이론 저항값과 실측 저항값에서 어긋남이 발생한다고 하는 문제가 있었다. 이는, 저항 소자가 미세하게 될 수록 현저해져, 특히 저항 분할해서 약간의 전압을 추출하자고 하는 경우 등에 큰 문제로 된다.
미리 저저항 영역 X, Y의 거리를 길게 설정해 둠으로써 이러한 어긋남을 회피할 수 있지만, 그 경우 폴리 실리콘 저항층(103)이 차지하는 면적이 커져, 칩 면적이 증대하게 된다.
따라서, 본 발명은 저항 소자의 이론 저항값과 실측 저항값과의 어긋남을 저감함과 함께, 저항 소자의 소형화를 도모하는 것을 목적으로 한다.
본 발명의 주된 특징은 이하와 같다. 즉, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 표면에 절연막을 형성하는 공정과, 상기 절연막 위에 반도체 저항층을 형성하는 공정과, 상기 반도체 저항층을 피복하는 층간 절연막을 형성하는 공정과, 상기 층간 절연막에 상기 반도체 저항층을 일부 노출시키는 컨택트 홀을 형성하는 공정과, 상기 컨택트 홀을 통해서 상기 반도체 저항층에 이온 주입하여, 상기 반도체 저항층에 저저항 영역을 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 저항층 및 MOS 트랜지스터를 동일 반도체 기판 위에 구비한 반도체 장치의 제조 방법에서, 반도체 기판의 표면에 소자 분리 절연막과, 상기 MOS 트랜지스터의 게이트 절연막을 형성하는 공정과, 상기 소자 분리 절연막 위에 상기 반도체 저항층을 형성하는 공정과, 상기 게이트 절연막 위에 상기 MOS 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 MOS 트랜지스터의 소스 영역 및 드레인 영역을 형성하기 위한 제1 이온 주입을 행하는 공정과, 상기 반도체 저 항층, 상기 소스 영역 및 상기 드레인 영역을 일부 노출시키는 컨택트 홀을 갖는 층간 절연막을 형성하는 공정과, 상기 컨택트 홀을 통해서 제2 이온 주입을 행하여, 상기 반도체 저항층 위에 컨택트 저항을 낮추기 위한 저저항 영역을 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 상기 제1 이온 주입에 의해 주입된 이온을 활성화하기 위한 제1 열처리를 하는 공정과, 상기 제1 열처리보다도 낮은 온도 조건에서, 상기 제2 이온 주입에 의해 주입된 이온을 활성화하기 위한 제2 열처리를 하는 공정을 갖는 것을 특징으로 한다.
[발명을 실시하기 위한 최량의 형태]
다음으로, 본 발명의 실시 형태에 대해서 도면을 참조하면서 설명한다. 도 1∼도 4는 각각 제조 공정순으로 도시한 단면도이며, 도 5는 도 4의 평면도의 개략이다. 또한，이하의 공정에서는 폴리 실리콘 저항층 및 MOS 트랜지스터를 동일 반도체 기판 위에 구비한 반도체 장치의 제조 공정에 대해서 설명하지만, 바이폴라 트랜지스터 등의 능동 소자를 동일 반도체 기판 위에 형성하는 것도 물론 가능하다.
우선 도 1에 도시한 바와 같이, 반도체 기판(1)의 표면에 선택 산화법(Selective Oxidation Method)에 의해 필드 절연막(2)을 형성하고，MOS 트랜지스터 형성 영역을 소자 분리한다. 이는, 소위 로커스(LOCOS)라고 불리고 있는 것이다.
다음으로, 필드 절연막(2)으로 둘러싸여진 영역의 반도체 기판(1)의 표면에 MOS 트랜지스터의 게이트 절연막(3)을 예를 들면 열산화법에 의해 형성한다.
다음으로, 반도체 기판(1) 위의 전체면에 예를 들면 400nm의 막 두께의 폴리 실리콘층을 예를 들면 CVD법에 의해 형성하고, 그 후 그 폴리 실리콘층에 불순물(예를 들면 인 이온이나 비소 이온)을 주입하고, 후에 형성되는 폴리 실리콘 저항층(4)이 원하는 시트 저항(예를 들면, 5KΩ/sq)으로 되도록 한다. 해당 이온 주입은, 예를 들면 인 이온을 가속 전압 70KeV, 주입량 5×1014/cm2의 조건에서 행한다.
다음으로, 산화막(도시되지 않음)을 전체면에 형성하고, 레지스트막(도시되지 않음)을 마스크로 하여 MOS 트랜지스터의 형성 영역의 산화막을 에칭하여 제거한다. 그리고, 레지스트막을 제거하고, 폴리 실리콘 저항층(4)의 형성 영역 위의 산화막을 마스크로 하고, 후에 게이트 전극(5)이 형성되는 폴리 실리콘층에 POCl3을 확산원으로 한 인 도프 처리를 실시하고, 폴리 실리콘 저항층(4)보다도 저저항화를 도모한다. 또한, 본 실시 형태에서는, 게이트 전극(5)이 형성되는 폴리 실리콘층에 인 도프 처리를 실시하고 있지만, 예를 들면 인 이온 등을 이용한 이온 주입법에 의해 저저항화를 도모하는 것이어도 된다.
다음으로, 해당 폴리 실리콘층을 도시되지 않은 레지스트막을 마스크로 하여 드라이 에칭 등에 의해 패터닝함으로써 필드 절연막(2) 위에 폴리 실리콘 저항층(4)을 형성하고, 게이트 절연막(3) 위에 MOS 트랜지스터용의 게이트 전극(5)을 형성한다. 여기에서, 전술한 바와 같이 게이트 전극(5)은 폴리 실리콘 저항층(4)보다도 저저항화되어 있다. 또한, 상기 이온 주입은 폴리 실리콘층을 패터닝한 후 에 행할 수도 있다.
다음으로, 도 2에 도시한 바와 같이, 폴리 실리콘 저항층(4)을 레지스트막(6)으로 피복하고, 반도체 기판(1)의 표면에 불순물(예를 들면, 인 이온이나 비소 이온)을 주입하여, MOS 트랜지스터의 소스 영역(7) 및 드레인 영역(8)을 형성한다. 해당 이온 주입은, 예를 들면 인 이온을 가속 전압 70KeV, 주입량 1×1014/cm2, 비소 이온을 가속 전압 80KeV, 주입량 6×1015/cm2의 조건에서 행한다. 그 후 고온(예를 들면 950℃)에서 약 1시간의 열처리(어닐링)를 행하여, 주입된 캐리어를 활성화시킨다.
다음으로, 도 3에 도시한 바와 같이, 반도체 기판(1) 위의 전체면에 층간 절연막(9)(예를 들면, CVD법에 의해 형성된 실리콘 질화막 및 BPSG막)을 형성한다. 그리고, 예를 들면 950℃ 전후의 열처리를 가함으로써, 상기 층간 절연막(9)(BPSG막)의 표면 형상을 완만하게 하여 평탄화를 도모한다. 그 후 해당 층간 절연막(9)을 선택적으로 에칭하여, 폴리 실리콘 저항층(4), 소스 영역(7) 및 드레인 영역(8)을 각각 일부 노출시키는 컨택트 홀(10, 11)을 형성한다. 컨택트 홀(10, 11)의 직경은 예를 들면, 1.6㎛정도이다.
다음으로, 컨택트 홀(10)을 통하여, 불순물(예를 들면, 인 이온이나 비소 이온)을 주입하여, 폴리 실리콘 저항층(4) 위에 저저항 영역(15a∼15c)(고농도로 불순물이 도입된 영역)을 형성한다. 이 저저항 영역(15a∼15c)을 형성하는 것은 전술한 바와 같이, 금속 배선과의 컨택트 저항을 낮추어, 컨택트 영역의 전기적 접속 을 양호하게 하기 위해서이다. 해당 이온 주입은, 예를 들면 인 이온을 가속 전압 80KeV, 주입량 2×1015/cm2의 조건에서 행한다. 또한, 해당 이온 주입의 공정 시에, MOS 트랜지스터 등의 능동 소자의 형성 영역에서는 컨택트 홀(11)을 레지스트막 등으로 피복하고, 이 피복된 영역에는 해당 이온 주입이 되지 않도록 하여도 된다.
여기서, 컨택트 홀(10, 11)을 형성한 이후의 프로세스에서는, 디바이스 특성의 열화를 방지하는 관점에서도, 고온의 열처리를 행하지 않는다. 따라서, 주입된 캐리어를 활성화하기 위한 열처리를 포함하여, 본 실시 형태의 저저항 영역(15a∼15c) 형성 후의 열처리(어닐링)는, 상기 소스·드레인 영역 형성 시보다도 낮은 온도(예를 들면 700~900℃)에서 행할 수 있다. 또한, 저저항 영역(15a∼15c)에 주입된 캐리어를 활성화하기 위한 열처리의 시간은 예를 들면 30분 내지 60분 정도이다. 그 때문에, 종래의 반도체 장치의 제조 방법에 비해서 저저항 영역(15a∼15c)에 주입된 불순물 이온이 수평 방향으로 확산하는 일은 거의 없다. 따라서, 인접하는 컨택트 홀 사이를 저항 소자의 길이 L1, L2로 정의하여 저항 소자의 패터닝 치수를 설정함으로써, 이론 저항값과 실측 저항값과의 어긋남을 낮게 억제할 수 있다. 예를 들면, L1=1200㎛, L2=70㎛이다.
이 활성화 처리 시에, 상기 층간 절연막(9)(BPSG막)에 대하여 열처리를 가함으로써, 층간 절연막(9)에 형성된 컨택트 홀(10, 11)의 형상이 완만해진다. 따라서, 컨택트 홀(10, 11)의 개구 단부가 둥그스름해지기 때문에, 후술하는 금속 배 선(16)을 양호하게 형성할 수 있다.
또한, 전술한 바와 같이 주입된 캐리어를 활성화함과 함께, 컨택트 홀(10, 11)의 개구 단부에 둥그스름을 갖게 하기 위한 열처리를 동일 공정에서 행하는 경우에는, 층간 절연막(9)(BPSG막)을 유동시키기 위해서는, 700℃보다 높은 온도(예를 들면, 800℃~900℃)에서의 열처리가 바람직하다. 또한, 상기 활성화 처리만을 행하는 것이면, 예를 들면, 700℃보다 높은 온도이면 된다.
다음으로, 도 4에 도시한 바와 같이, 각 컨택트 홀 내에 스퍼터링법 등으로 알루미늄이나 티탄 등으로 이루어지는 금속 배선(16)을 형성함으로써, 폴리 실리콘 저항층(4) 및 MOS 트랜지스터는 다른 소자와 전기적으로 접속된다.
이상 설명한 바와 같이, 본 실시 형태에서는, 폴리 실리콘 저항층(4)의 저저항 영역(15a∼15c)의 이온 주입 및 그 열처리(어닐링)를 각 컨택트 홀(10, 11)이 형성된 후에 행하고 있다. 이러한 제조 방법에 따르면, 전술한 바와 같이 컨택트 홀 형성 후에 LSI 동작 특성을 열화시키도록 하는 고온의 열처리는 행해지지 않으므로, 저저항 영역(15a∼15c)의 확산은 거의 없고, 인접하는 컨택트 홀 사이를 저항 소자 영역의 길이 L로 정의하면, 이론 저항값과 거의 어긋남이 없는 저항값을 얻을 수 있다. 본 발명자의 검증에 따르면, 종래의 제조 방법에서 폴리 실리콘 저항층을 저항 분할로 하여 이용한 경우, 이론값으로부터 출력 전압의 어긋남이 약 10%이었던 것에 대해서, 본 실시 형태의 제조 방법에서는, 그 어긋남을 1% 미만으로 억제할 수 있었다.
따라서, 본 발명에 따르면, 반도체 저항층의 면적을 크게 하지 않고, 이론 저항값과 실측 저항값의 어긋남이 거의 없는, 안정된 저항값을 갖는 반도체 장치를 제조할 수 있다. 특히, 본 실시 형태와 같이 출력 전압의 저항 분할을 행하는 경우에 그 정밀도를 향상시키는 데에도 적합하다.
또한, 컨택트 홀(10, 11)이 형성된 층간 절연막(9)을 저저항 영역(15a~15c)의 형성을 위한 마스크로서 이용하고 있기 때문에, 마스크 수는 증가하지 않아, 제조 코스트가 증가하지도 않는다.
또한, 상기 실시 형태에서는, 폴리 실리콘 저항층(4) 위에 3개의 컨택트 홀이 형성되고, 출력 전압을 저항 분할하는 것에 대해서 설명했지만, 복수의 컨택트 홀이 더 형성되어 있어도 되고, 또한，2개의 컨택트 홀이 형성된 단순한 저항 소자로서 이용하는 것이어도 된다.
또한, 본 발명은 상기 실시 형태에 한정되는 것이 아니라 그 요지를 일탈하지 않는 범위에서 변경이 가능한 것은 물론이고, 저항 소자를 갖는 반도체 장치의 제조 방법에 널리 적용할 수 있는 것이다.
본 발명에 따르면, 저항 소자의 이론 저항값과 실측 저항값의 어긋남을 저감하여, 저항값이 안정된 반도체 장치를 제공할 수 있다.

Claims (4)

  1. 반도체 기판의 표면에 절연막을 형성하는 공정과,
    상기 절연막 위에 반도체 저항층을 형성하는 공정과,
    상기 반도체 저항층을 피복하는 층간 절연막을 형성하는 공정과,
    상기 층간 절연막에 상기 반도체 저항층을 일부 노출시키는 컨택트 홀을 형성하는 공정과,
    상기 컨택트 홀을 통해서 상기 반도체 저항층에 이온 주입하여, 상기 반도체 저항층에 저저항 영역을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 저항층 및 MOS 트랜지스터를 동일 반도체 기판 위에 구비한 반도체 장치의 제조 방법에 있어서,
    반도체 기판의 표면에 소자 분리 절연막과, 상기 MOS 트랜지스터의 게이트 절연막을 형성하는 공정과,
    상기 소자 분리 절연막 위에 상기 반도체 저항층을 형성하는 공정과,
    상기 게이트 절연막 위에 상기 MOS 트랜지스터의 게이트 전극을 형성하는 공정과,
    상기 MOS 트랜지스터의 소스 영역 및 드레인 영역을 형성하기 위한 제1 이온 주입을 행하는 공정과,
    상기 반도체 저항층, 상기 소스 영역 및 상기 드레인 영역을 일부 노출시키는 컨택트 홀을 갖는 층간 절연막을 형성하는 공정과,
    상기 컨택트 홀을 통해서 제2 이온 주입을 행하여, 상기 반도체 저항층 위에 컨택트 저항을 낮추기 위한 저저항 영역을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 이온 주입에 의해 주입된 이온을 활성화하기 위한 제1 열처리를 하는 공정과,
    상기 제1 열처리보다도 낮은 온도 조건에서, 상기 제2 이온 주입에 의해 주입된 이온을 활성화하기 위한 제2 열처리를 하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 저항층이 폴리 실리콘층으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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