KR20070074332A - 반도체 소자의 콘택 형성방법 - Google Patents

Abstract

반도체 소자의 콘택 형성방법을 제시한다. 본 발명의 콘택 형성 방법은, 반도체 기판 상에, 하부 콘택 플러그가 채워지는 하부 콘택홀을 갖는 제1절연층을 형성하는 단계, 상기 하부콘택 플러그를 에치백으로 일부 제거하고, 에치백된 상기 하부 콘택홀에 희생막을 매립하는 단계, 상기 반도체 기판 상에 식각방지층과 제2절연층을 순차적으로 형성하는 단계, 상기 하부콘택홀 위의 상기 제2절연층과 식각방지층을 식각하여 상부 콘택홀을 형성하는 단계, 상기 상부 콘택홀 하부에 노출되어 있는 희생막을 식각하는 단계, 및 상기 상부 콘택홀에 상부 콘택 플러그를 매립하는 단계를 포함한다.

반도체 소자, 콘택, 콘택 플러그, 희생막

Description

반도체 소자의 콘택 형성방법{Forming process for contact of semiconductor device}

도 1은 종래의 정상적인 콘택 접촉을 설명하기 위해 도시한 반도체 소자의 단면도이다.

도 2는 종래의 접촉 불량인 콘택을 설명하기 위해 도시한 반도체 소자의 단면도이다.

도 3 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 콘택을 설명하기 위해 개략적으로 도시한 단면도들이다.

본 발명은 반도체 소자의 형성방법에 관한 것으로, 특히 콘택 불량을 감소시킬 수 있는 반도체 소자의 형성방법에 관한 것이다.

반도체 소자를 제조함에 있어서 소정의 하부 금속 배선과 상부 금속 배선 또는 비트라인과 금속 배선 등을 전기적으로 연결하는 콘택을 형성할 경우가 있다. 그런데, 반도체 소자가 고집적화, 초미세화됨에 따라 상기 반도체 소자의 콘택 역시 더욱 미세하게 형성할 수 있는 반도체 소자의 콘택 형성 방법이 계속적으로 요 구되고 있다.

그런데, 종래의 반도체 소자의 콘택 형성방법에 의하면, 포토 미스 얼라인(Photo miss align)에 의해 상부 콘택 플러그(contact plug)와 하부 콘택 플러그가 서로 전기적으로 연결되지 못하게 되는 경우가 발생할 수 있다.

이하, 첨부한 도면을 참고로, 이러한 종래 기술에 의한 콘택 형성 방법 및 그 문제점을 보다 구체적으로 설명하기로 한다.

도 1은 종래의 정상적인 콘택 접촉을 설명하기 위해 도시한 반도체 소자의 단면도이고, 도 2는 종래의 접촉 불량인 콘택을 설명하기 위해 도시한 반도체 소자의 단면도이다.

도 1을 참조하면, 콘택에 의해 연결될 하부 금속 배선 또는 비트라인 등의 소정의 하부 구조가 형성된 반도체 기판(10) 상에 제1절연층(11)을 형성한다. 이 제1절연층(11)은 예컨대 산화막일 수 있다.

이 후에, 제1절연층(11) 상에 콘택 마스크 공정으로 하드 마스크 패턴을 형성하여 선택적 식각을 통해 하부 콘택홀을 형성할 수 있다. 이 하부 콘택홀에 하부콘택 플러그(12)를 채워 넣고, 그 위에 식각저지층(13)과 제2절연층(14)을 순차적으로 형성할 수 있다. 식각저지층(14)은 예컨대 질화막일 수 있고, 제2절연층(14)은 산화막일 수 있다.

제2절연층(14) 상에도 콘택 마스크 공정으로 하드 마스크 패턴을 형성하여 선택적 식각을 통해 하부 콘택홀 위에 위치하는 상부 콘택홀을 형성할 수 있다. 이때 상부 콘택홀에 상부 콘택 플러그(15)를 채워 넣으면 하부 콘택 플러그(12)가 접 촉되어 전기적으로 연결될 수 있는 것이다.

도 2를 참조하면, 이러한 종래 기술에 의한 콘택 형성방법에 있어서는, 콘택 마스크 공정시 포토 미스 얼라인(Photo miss align)에 의해 상부 콘택 플러그(15)가 하부 콘택 플러그(12) 상에 정확히 위치하지 못할 경우 상부 콘택 플러그(15)와 하부 콘택 플러그(12)가 전기적으로 연결되지 못하게 되는 경우가 발생할 수 있다.

이 때문에, 반도체 소자의 동작 불량이 발생할 수 있고, 이는 최종 제조된 반도체 소자의 불량을 유발하여 반도체 소자 제조 공정의 수율을 떨어뜨릴 수 있다. 따라서 이러한 콘택 간의 단락을 해소할 수 있는 콘택 형성 방법이 요구되고 있다.

본 발명이 이루고자 하는 기술적 과제는 상부 콘택 플러그와 하부 콘택플러그의 단락을 해소할 수 있는 반도체 소자의 콘택 형성방법을 제시하는데 있다.

상기의 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에, 하부 콘택 플러그가 채워지는 하부 콘택홀을 갖는 제1절연층을 형성하는 단계, 상기 하부콘택 플러그를 에치백으로 일부 제거하고, 에치백된 상기 하부 콘택홀에 희생막을 매립하는 단계, 상기 반도체 기판 상에 식각방지층과 제2절연층을 순차적으로 형성하는 단계, 상기 하부콘택홀 위의 상기 제2절연층과 식각방지층을 식각하여 상부 콘택홀을 형성하는 단계, 상기 상부 콘택홀 하부에 노출되어 있는 희생막을 식각하는 단계, 및 상기 상부 콘택홀에 상부 콘택 플러그를 매립하는 단계를 포함 하는 반도체 소자의 콘택 형성방법을 제시한다.

상기 희생막은 상기 제1절연층 보다 식각속도가 빠른 산화막 계열의 물질을 포함하는 것이 바람직하다.

상기 희생막이 매립된 이후에 희생막을 평탄화시키는 단계를 더 포함하는 것이 바람직하다 .

상기 희생막을 식각하는 단계는 등방성 식각으로 수행될 수 있고, 상기 등방성 식각은 HF 또는 BOE를 사용하여 수행될 수 있다.

상기 식각방지층은 질화막일수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되는 것으로 해석되어서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것을 이해하는 것이 바람직하다.

또한 도면에서 여러층 및 영역을 명확하게 표현하기 위하여 두께를 확대하거나 일부 간략히 나타내었고 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 부여하였다.

도 3 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 콘택을 설명하기 위해 개략적으로 도시한 단면도들이다.

도 3을 참조하면, 콘택에 의해 전기적으로 연결된 소정의 하부 금속 배선(도시 생략) 또는 비트라인(도시 생략) 등의 소정의 하부 구조가 형성된 반도체 기판 (100) 위에 제1절연층(101)을 형성한다. 이때 제1절연층(101)은 산화막일 수 있다.

이후 통상적인 마스크 공정으로 하부 콘택홀(102)을 형성하고, 반도체 기판(100) 상에 도전성물질 증착함으로 하부 콘택홀(102)을 하부 콘택 플러그(103)로 매립할 수 있다.

도 4를 참조하면, 반도체 기판(100)의 표면을 에치백(etch back)으로 식각함에 의해 하부 콘택홀(102)의 하부 콘택 플러그(103)의 상단 일부도 제거될 수 있다.

도 5를 참조하면, 반도체 기판(100)상에 희생막(104)을 형성하여, 에치백된 하부 콘택홀(102)의 상측 일부까지 매립할 수 있다.

이때 희생막(104)은 제1절연층(101) 보다 식각속도가 빠른 산화막 계열의 물질인 것이 바람직하다. 예컨대 제1절연층(101)이 HDP(High Density Plasma : 고밀도 플라즈마)막으로 형성될 경우 희생막(104)은 PSG(Phospho-silicate glass : 인규산유리)막으로 형성할 수 있다.

도 6을 참조하면, 희생막(104)이 형성된 반도체 기판(100)의 표면을 평탄화 한다. 이때 평탄화는 화학적 기계적 연마(CMP : Chemical Mechanical Planarization)로 수행할 수 있다.

도 7을 참조하면, 표면이 평탄화된 반도체 기판(100) 상에 식각방지층(105)과 제2절연층(106)을 순차적으로 형성한다. 이때 식각방지층(105)은 질화막으로 형성할 수 있다.

도 8을 참조하면, 하부콘택홀(102) 위의 제2절연층(106)과 식각방지층(105) 영역을 통상의 콘택 마스크 공정으로 식각하여 상부 콘택홀(107)을 형성할 수 있다.

이때 상부 콘택홀(107)은 하부 콘택홀(102) 내의 희생막(104)에 도달 되도록 형성될 수 있다. 그런데 콘택 마스크 공정시 포토 미스 얼라인(Photo miss align)에 의해 상부 콘택홀(107)이 하부 콘택홀(102) 위에 정확히 위치하지 못할 경우에는 희생막(104)에 인접한 제1절연층(101)까지 식각 될 수 있다.

도 9를 참조하면, 상부 콘택홀(107)의 하부에 노출되어 있는 희생막(104)을 식각한다. 이때 희생막(104)의 식각은 등방성 식각으로 수행될 수 있고 등방성 식각에서는 HF 또는 버퍼 산화물 에천트(BOE; Buffered Oxide Etch)를 포함하는 습식액이 사용될 수 있다.

따라서 도면에 나타낸 바와 같이 콘택 마스크 공정시 포토 미스 얼라인(Photo miss align)에 의해 상부 콘택홀(107)이 하부 콘택홀(102) 위에 정확히 위치하지 못하여 희생막(104)에 인접한 제1절연층(101)이 식각된 경우에도 희생막(104)까지 등방성 식각시켜 상부 콘택홀(107)의 하부를 확장시킬 수 있게 된다.

예컨대 300:1 BOE를 사용할 경우 HDP로 형성된 제1절연층(101)과 PSG로 형성된 희생막(104)의 식각선택비는 10:1 이상으로 구현할 수 도 있다. 따라서 상부 콘택홀(107)의 하부가 확장되어 하부 콘택플러그(103)가 충분히 노출될 수 있다.

도 10을 참조하면, 이제 상부콘택홀(107)의 하부에 노출된 하부 콘택플러그(103)까지 도전물질인 상부 콘택 플러그(108)를 매립할 수 있게 된다.

따라서 하부 콘택플러그(103)와 상부 콘택플러그(108)가 전기적으로 연결될 수 있다.

상술한 본 발명에 따르면, 희생막의 도입에 따라 상부 콘택 플러그와 하부 콘택 플러그가 미스 얼라인에 의해 접촉면적이 작아도 상부 콘택홀의 하부가 확장되어 정상 접촉이 가능해 질 수 있다. 따라서 상기 콘택 간의 단락 또는 접촉저항 상승에 의한 반도체 소자의 불량 및 수율 저하가 발생하지 않게 되어, 반도체 소자의 신뢰성 향상과, 반도체 소자 제조 공정의 수율 및 경제성 향상에 크게 기여할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 이루어질 수 있다. 즉 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 형태로 변형이나 개량이 가능할 것이다.

Claims (6)

1. 반도체 기판 상에, 하부 콘택 플러그가 채워지는 하부 콘택홀을 갖는 제1절연층을 형성하는 단계;

   상기 하부콘택 플러그를 에치백으로 일부 제거하고, 에치백된 상기 하부 콘택홀에 희생막을 매립하는 단계;

   상기 반도체 기판 상에 식각방지층과 제2절연층을 순차적으로 형성하는 단계;

   상기 하부콘택홀 위의 상기 제2절연층과 식각방지층을 식각하여 상부 콘택홀을 형성하는 단계;

   상기 상부 콘택홀 하부에 노출되어 있는 희생막을 식각하는 단계;

   상기 상부 콘택홀에 상부 콘택 플러그를 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
2. 제 1 항에 있어서, 상기 희생막은 상기 제1절연층 보다 식각속도가 빠른 산화막 계열의 물질을 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
3. 제 1 항에 있어서, 상기 식각방지층은 질화막인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
4. 제 1 항에 있어서, 상기 희생막이 매립된 이후에 희생막을 평탄화시키는 단계가 더 포함된 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
5. 제 1 항에 있어서, 상기 희생막을 식각하는 단계는 등방성 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
6. 제 1 항에 있어서, 상기 등방성 식각은 HF 또는 BOE를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.

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