KR20070074097A - 반도체소자의 스토리지노드콘택 형성 방법 - Google Patents

반도체소자의 스토리지노드콘택 형성 방법 Download PDF

Info

Publication number
KR20070074097A
KR20070074097A KR1020060001837A KR20060001837A KR20070074097A KR 20070074097 A KR20070074097 A KR 20070074097A KR 1020060001837 A KR1020060001837 A KR 1020060001837A KR 20060001837 A KR20060001837 A KR 20060001837A KR 20070074097 A KR20070074097 A KR 20070074097A
Authority
KR
South Korea
Prior art keywords
bit line
forming
storage node
node contact
hard mask
Prior art date
Application number
KR1020060001837A
Other languages
English (en)
Inventor
이상오
이성권
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060001837A priority Critical patent/KR20070074097A/ko
Publication of KR20070074097A publication Critical patent/KR20070074097A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 갭필불량이 없고 자기정렬콘택마진이 개선된 반도체소자의 스토리지노드콘택의 형성 방법을 제공하기 위한 것으로, 본 발명의 스토리지노드콘택 형성 방법은 랜딩플러그콘택이 성된 구조물 상부에 제1절연막을 형성하는 단계, 상기 제1절연막의 소정 표면 상에 비트라인도전층과 비트라인하드마스크의 순서로 적층된 비트라인패턴을 형성하는 단계, 상기 비트라인패턴 사이를 채울때까지 제2절연막을 형성하는 단계, 상기 비트라인패턴의 상부가 드러날때까지 상기 제2절연막을 평탄화하는 단계, 상기 드러난 비트라인패턴의 비트라인하드마스크를 선택적으로 제거하여 트렌치를 형성하는 단계, 상기 트렌치의 너비를 넓히는 단계, 상기 트렌치를 채우는 비트라인하드마스크를 다시 형성하는 단계, 상기 랜딩플러그콘택을 노출시킬때까지 두번에 걸친 스토리지노드콘택식각을 진행하여 스토리지노드콘택홀을 형성하는 단계, 및 상기 스토리지노드콘택홀에 매립되는 스토리지노드콘택을 형성하는 단계를 포함한다.
스토리지노드콘택, 비트라인하드마스크, CMP, 보이드

Description

반도체소자의 스토리지노드콘택 형성 방법{METHOD FOR MANUFACTURING STORAGENODE CONTACT IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래기술에 따른 스토리지노드콘택의 형성 방법을 도시한 도면,
도 2는 종래기술에 따른 보이드를 도시한 도면.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체소자의 스토리지노드콘택 형성 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
30 : 게이트도전층 31 : 게이트하드마스크
32 : 게이트스페이서 33 : 제1층간절연막
34 : 랜딩플러그콘택 35 : 제2층간절연막
36 : 비트라인도전층 37a : 트렌치
37b : 비트라인하드마스크 38 : 제3층간절연막
39a : 하드마스크폴리실리콘패턴 40 : 콘택마스크
41 : 1차 개구부 42 : 식각정지막
43 : 2차 개구부 44 : 스토리지노드콘택
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 스토리지노드콘택홀 형성 방법에 관한 것이다.
최근에 DRAM 제조 공정시 스토리지노드콘택홀은 홀타입(Hole type)이 아니라 라인타입(Line type)의 콘택마스크를 이용하여 형성하고 있다.
도 1a 내지 도 1c는 종래기술에 따른 스토리지노드콘택의 형성 방법을 도시한 도면이고, 도 2는 종래기술에 따른 보이드를 도시한 도면이다.
도 1a에 도시된 바와 같이, 게이트도전층(10), 게이트하드마스크(11) 및 게이트스페이서(12)를 갖는 게이트패턴 상에 제1층간절연막(13)을 형성한 후, 제1층간절연막(13)을 CMP를 통해 평탄화시킨다.
이어서, 게이트패턴 사이의 제1층간절연막을 선택적으로 식각하고, 여기에 랜딩플러그콘택(14)을 형성한다.
이어서, 랜딩플러그콘택(14)을 포함한 전면에 제2층간절연막(15)을 증착한다.
이어서, 제2층간절연막(15)의 소정 표면 상에 게이트패턴과 교차하는 형태의 비트라인패턴을 형성한다. 이때, 비트라인패턴은 비트라인도전층(16) 및 비트라인하드마스크(17)의 순서로 적층된 비트라인패턴을 형성한다.
이어서, 비트라인패턴 사이를 채울때까지 전면에 HDP(High Density Plasma) 산화막을 이용하여 제3층간절연막(18)을 증착한 후, 비트라인패턴의 상부까지 CMP(Chemical Mechanical Polishing)를 통해 평탄화시킨다.
이어서, 평탄화된 제3층간절연막(18) 상에 하드마스크폴리실리콘(19)을 증착한 후, 라인타입(Line type)의 콘택마스크(20)를 형성한다.
도 1b에 도시된 바와 같이, 콘택마스크(20)를 식각배리어로 하드마스크폴리실리콘(19)을 식각하여 라인타입의 하드마스크폴리실리콘패턴(19a)을 형성한 후, 콘택마스크(20)를 제거한다.
이어서, 하드마스크폴리실리콘패턴(19a)을 식각배리어로 1차로 부분 식각을 진행하여 1차 개구부(21)를 형성하고, 연속해서 습식식각을 진행하여 1차 개구부(21)의 너비를 확장시킨다.
이어서, 스페이서 보강목적의 다중의 식각저지막(22)을 형성한다.
이어서, 1차 개구부 아래의 제3층간절연막(18)과 제1층간절연막(15)을 식각하여 2차 개구부(23)를 형성한다. 여기서, 2차 개구부(23)는 랜딩플러그콘택(14)을 노출시키며, 라인타입의 하드마스크폴리실리콘패턴(19a)를 이용하여 식각하므로 1차 개구부(21)에 비해 폭이 작다.
상기 1차 개구부(21)와 2차 개구부(23)는 스토리지노드콘택홀이 된다.
도 1c에 도시된 바와 같이, 1차 개구부(21)와 2차 개구부(23)로 이루어진 스토리지노드콘택홀을 채울때까지 폴리실리콘을 증착한 후 에치백을 진행하여 스토리지노드콘택홀에 매립되는 스토리지노드콘택(24)을 형성한다.
그러나, 상술한 종래기술은 비트라인패턴을 이루는 비트라인하드마스크의 상부 프로파일이 버티컬(Vertical)할 경우(또는 상부 표면이 플랫(flat))에는 이후 증착되는 제2층간절연막(17)인 HDP 산화막의 갭필(Gapfill) 불량을 초래하는 문제가 있다. 즉, 도 2에 도시된 것처럼, 비트라인패턴 사이에 보이드(Void)가 발생된다.
이를 방지하기 위해 플로우필(Flow-fill) 층간절연막을 이용하는데, 플로우필 특성이 있는 층간절연막을 이용하면 갭필특성을 개선되나, 습식저항성이 열악하여 이후 공정단계(1차 부분식각후의 습식식각시)에서 인접한 비트라인패턴간의 숏트가 유발된다. 즉, 습식식각이 과도하게 진행되어 이웃하는 비트라인패턴 사이가 노출되고, 이에 따라 비트라인패턴의 비트라인도전층간에 숏트가 발생한다.
반대로, 비트라인패턴을 이루는 비트라인하드마스크의 상부 프로파일이 뾰족한 경우에는 이후 증착되는 제2층간절연막인 HDP 산화막 증착시 비트라인하드마스크가 HDP 공정단계(HDP 공정은 증착 및 식각 공정이 반복적으로 이루어지기 때문에 하부층의 식각손상이 불가피하게 발생됨)에서 더욱 뾰족해져 스토리지노드콘택 형성을 위한 자기정렬콘택공정의 페일이 발생하는 것을 피할 수 없다. 예컨대, 에치백을 통해 스토리지노드콘택을 형성할 때, 뾰족한 부분에서 폴리실리콘의 잔막(24a)이 잔류하는 등 자기정렬콘택마진이 부족한 문제가 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 제안된 것으로, 갭필불 량이 없고 자기정렬콘택마진이 개선된 반도체소자의 스토리지노드콘택의 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 스토리지노드콘택 형성 방법은 랜딩플러그콘택이 성된 구조물 상부에 제1절연막을 형성하는 단계, 상기 제1절연막의 소정 표면 상에 비트라인도전층과 비트라인하드마스크의 순서로 적층된 비트라인패턴을 형성하는 단계, 상기 비트라인패턴 사이를 채울때까지 제2절연막을 형성하는 단계, 상기 비트라인패턴의 상부가 드러날때까지 상기 제2절연막을 평탄화하는 단계, 상기 드러난 비트라인패턴의 비트라인하드마스크를 선택적으로 제거하여 트렌치를 형성하는 단계, 상기 트렌치의 너비를 넓히는 단계, 상기 트렌치를 채우는 비트라인하드마스크를 다시 형성하는 단계, 상기 랜딩플러그콘택을 노출시킬때까지 두번에 걸친 스토리지노드콘택식각을 진행하여 스토리지노드콘택홀을 형성하는 단계, 및 상기 스토리지노드콘택홀에 매립되는 스토리지노드콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체소자의 스토리지노드콘택 형성 방법을 도시한 도면이다. 도면의 좌측은 비트라인패턴과 교차하는 방향으 로 절취한 도면이고, 우측은 비트라인패턴과 나란한 방향으로 절취한 도면이다. 이하, 자세한 설명을 위해 두 방향에서의 공정 단면도를 함께 보여준다.
도 3a에 도시된 바와 같이, 게이트도전층(30), 게이트하드마스크(31) 및 게이트스페이서(32)를 갖는 게이트패턴 상에 제1층간절연막(33)을 형성한 후, 제1층간절연막(33)을 CMP를 통해 평탄화시킨다.
이어서, 게이트패턴 사이의 제1층간절연막(33)을 선택적으로 식각하고, 여기에 랜딩플러그콘택(34)을 형성한다.
이어서, 랜딩플러그콘택(34)을 포함한 전면에 제2층간절연막(35)을 증착한다.
이어서, 제2층간절연막(35)의 소정 표면 상에 게이트패턴과 교차하는 형태의 비트라인패턴을 형성한다. 이때, 비트라인패턴은 비트라인도전층(36) 및 비트라인하드마스크(37)의 순서로 적층되고, 비트라인패턴의 상부프로파일은 후속 제3층간절연막(38)의 보이드를 방지하기 위해서 뾰족한 형태(37a)로 형성한다. 이러한 뾰족한 형태(37a)는 비트라인패터닝후에 추가로 에치백을 진행하여 형성할 수 있다. 그리고, 비트라인도전층(36)은 W, Ti, WN 또는 WSi 중에서 선택되는 단일물질 또는 복수의 물질로 형성한다.
이어서, 비트라인패턴 사이를 채울때까지 전면에 HDP(High Density Plasma) 산화막을 이용하여 제3층간절연막(38)을 증착한 후, 비트라인패턴의 상부까지 CMP(Chemical Mechanical Polishing)를 통해 평탄화시킨다. 이러한 CMP를 통해 뾰족한 부분이 제거된다.
도 3b에 도시된 바와 같이, 비트라인패턴의 상부층인 비트라인하드마스크(37)를 제거한다. 이때, 비트라인하드마스크(37)가 질화막으로 형성된 경우에는 습식식각을 이용하여 제거하며, 습식식각시에 인산(H3PO4)을 이용한다.
이후, 비트라인하드마스크(37) 제거후에 제공되는 트렌치(37b)의 너비를 확장시키기 위해 산화막 습식식각을 진행한다. 따라서, 산화막 습식식각후에 트렌치(37b)의 폭은 비트라인패턴의 폭보다 더 넓게 되며, 트렌치(37b)의 바닥 모서리쪽에서는 마이트로트렌치(Micro trench) 형상이 되어 비트라인도전층(36)의 상부 모서리를 드러낸다. 바람직하게, 산화막 습식식각은 20:1∼300:1의 묽은 불산계 용액, 즉 BOE 또는 HF를 이용한다.
도 3c에 도시된 바와 같이, 트렌치(37b)를 채울때까지 비트라인하드마스크(37)를 다시 증착한다. 이러한 비트라인하드마스크(37)의 재증착으로 트렌치(37b)가 매립되며, CMP를 통해 평탄화를 진행한다. 여기서, 재증착된 비트라인하드마스크(37)는 질화막이며, 마이크로트렌치 형상의 바닥모서리쪽까지 비트라인하드마스크(37)가 매립되므로 이후 공정에서 비트라인도전층(36)의 상부 측벽을 보호할 수 있다. 또한, 비트라인하드마스크(37)의 상부프로파일을 플랫(Flat) 형태로 하므로 뾰족한 형태에 의한 자기정렬콘택 페일을 방지한다. 바람직하게, 비트라인하드마스크(37)는 SiON 또는 SiN으로 형성한다
이어서, 전면에 하드마스크폴리실리콘(39)을 형성한 후, 라인타입(Line type)의 콘택마스크(40)를 형성한다.
도 3d에 도시된 바와 같이, 콘택마스크(40)를 식각배리어로 하드마스크폴리실리콘(39)을 식각하여 라인타입의 하드마스크폴리실리콘패턴(39a)을 형성한 후, 콘택마스크(40)를 제거한다.
이어서, 하드마스크폴리실리콘패턴(39a)을 식각배리어로 1차로 부분 식각을 진행하여 1차 개구부(41)를 형성하고, 연속해서 습식식각을 진행하여 1차 개구부(41)의 너비를 확장시킨다. 이때, 1차 개구부(41)에 의해 비트라인하드마스크(37)의 양측면이 모두 노출된다. 바람직하게, 습식식각은 20:1∼300:1의 묽은 불산계 용액, 즉 BOE 또는 HF를 이용한다.
이어서, 스페이서 보강목적의 단일층의 식각저지막(42)을 50∼500Å 두께로 형성한다. 여기서, 식각저지막(42)은 SiON 또는 SiN으로 형성한다.
도 3e에 도시된 바와 같이, 1차 개구부(41) 아래의 제3층간절연막(38)과 제2층간절연막(35)을 식각하여 2차 개구부(43)를 형성한다. 여기서, 2차 개구부(43)는 랜딩플러그콘택(34)을 노출시키며, 라인타입의 하드마스크폴리실리콘패턴(39a)를 이용하여 식각하므로 1차 개구부(41)에 비해 폭이 작다. 그리고, 2차 개구부(43) 형성시 식각저지막(42)이 비트라인하드마스크(37b)의 양측벽에 콘택스페이서(42a) 형태로 잔류하게 된다.
상기 1차 개구부(41)와 2차 개구부(43)는 스토리지노드콘택홀이 되며, 1차 개구부 형성을 위한 식각공정을 '1차 스토리지노드콘택식각'이라 하고, 2차 개구부 형성을 위한 식각공정을 '2차 스토리지노드콘택식각'이라고 한다.
이어서, 1차 개구부(41)와 2차 개구부(43)로 이루어진 스토리지노드콘택홀을 채울때까지 폴리실리콘을 증착한 후 에치백을 진행하여 스토리지노드콘택홀에 매립되는 스토리지노드콘택(44)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 비트라인패턴 사이를 채우는 층간절연막 절연막 형성시 보이드를 방지하여 갭필특성이 개선되고, 또한 비트라인하드마스크 제거 및 재증착을 통해 표면이 플랫 형태인 비트라인패턴을 형성하므로 스토리지노드콘택홀 형성을 위한 자기정렬콘택공정의 마진을 확보할 수 있는 효과가 있다.

Claims (12)

  1. 랜딩플러그콘택이 성된 구조물 상부에 제1절연막을 형성하는 단계;
    상기 제1절연막의 소정 표면 상에 비트라인도전층과 비트라인하드마스크의 순서로 적층된 비트라인패턴을 형성하는 단계;
    상기 비트라인패턴 사이를 채울때까지 제2절연막을 형성하는 단계;
    상기 비트라인패턴의 상부가 드러날때까지 상기 제2절연막을 평탄화하는 단계;
    상기 드러난 비트라인패턴의 비트라인하드마스크를 선택적으로 제거하여 트렌치를 형성하는 단계;
    상기 트렌치의 너비를 넓히는 단계;
    상기 트렌치를 채우는 비트라인하드마스크를 다시 형성하는 단계;
    상기 랜딩플러그콘택을 노출시킬때까지 두번에 걸친 스토리지노드콘택식각을 진행하여 스토리지노드콘택홀을 형성하는 단계; 및
    상기 스토리지노드콘택홀에 매립되는 스토리지노드콘택을 형성하는 단계
    를 포함하는 반도체소자의 스토리지노드콘택 형성 방법.
  2. 제1항에 있어서,
    상기 트렌치를 채우는 비트라인하드마스크를 다시 형성하는 단계는,
    상기 트렌치를 채울때까지 전면에 질화막을 형성하는 단계; 및
    상기 트렌치 내부에만 질화막을 잔류시키도록 CMP를 진행하는 단계
    를 포함하는 반도체소자의 스토리지노드콘택 형성 방법.
  3. 제2항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 질화막을 습식식각을 통해 제거하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
  4. 제3항에 있어서,
    상기 습식식각은 인산 용액을 이용하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
  5. 제2항에 있어서,
    상기 비트라인하드마스크는, SiON 또는 SiN으로 형성하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
  6. 제1항에 있어서,
    상기 트렌치의 너비를 넓히는 단계는,
    상기 제2절연막을 일부 습식식각하여 상기 비트라인도전층의 상부모서리까지 드러나도록 하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
  7. 제6항에 있어서,
    상기 제2절연막의 습식식각은, 20:1∼300:1의 묽은 불산계 용액을 이용하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
  8. 제7항에 있어서,
    상기 불산계 용액은, BOE 또는 HF를 이용하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 스토리지노드콘택홀을 형성하는 단계는,
    상기 비트라인하드마스크를 포함한 전면에 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각배리어로 상기 제2절연막을 1차 부분식각하여 1차 개구부를 형성하는 단계;
    상기 1차 개구부의 너비를 확장시키는 단계;
    상기 1차 개구부의 표면 상에 단일층의 식각저지막을 형성하는 단계; 및
    상기 하드마스크패턴을 식각배리어로 식각저지막의 일부, 나머지 제2절연막 및 제1절연막을 식각하여 2차 개구부를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
  10. 제9항에 있어서,
    상기 1차 개구부의 너비를 확장시키는 단계는,
    20:1∼300:1의 묽은 불산계 용액을 이용한 습식식각으로 진행하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
  11. 제9항에 있어서,
    상기 식각저지막은 SiON 또는 SiN으로 형성하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
  12. 제11항에 있어서,
    상기 식각저지막은, 50∼500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
KR1020060001837A 2006-01-06 2006-01-06 반도체소자의 스토리지노드콘택 형성 방법 KR20070074097A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060001837A KR20070074097A (ko) 2006-01-06 2006-01-06 반도체소자의 스토리지노드콘택 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060001837A KR20070074097A (ko) 2006-01-06 2006-01-06 반도체소자의 스토리지노드콘택 형성 방법

Publications (1)

Publication Number Publication Date
KR20070074097A true KR20070074097A (ko) 2007-07-12

Family

ID=38508326

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060001837A KR20070074097A (ko) 2006-01-06 2006-01-06 반도체소자의 스토리지노드콘택 형성 방법

Country Status (1)

Country Link
KR (1) KR20070074097A (ko)

Similar Documents

Publication Publication Date Title
JP4953740B2 (ja) 半導体素子のストレージノードコンタクトプラグの形成方法
KR101205053B1 (ko) 반도체 소자 및 그 형성방법
US6709972B2 (en) Methods for fabricating semiconductor devices by forming grooves across alternating elongated regions
US20130049209A1 (en) Semiconductor device with damascene bit line and method for manufacturing the same
KR20120067126A (ko) 반도체 소자 및 반도체 소자의 제조 방법
KR101212260B1 (ko) 매립게이트를 구비한 반도체 장치 및 그 제조방법
US9029957B2 (en) Semiconductor device and method for fabricating the same
US7122467B2 (en) Method for fabricating semiconductor device
KR100724630B1 (ko) 반도체소자의 제조 방법
KR20110024494A (ko) 이중 홀형 스토리지노드콘택홀을 이용한 반도체장치 제조 방법
KR101096188B1 (ko) 매립게이트 및 매립비트라인 형성 방법
KR20100008942A (ko) 반도체 소자 및 그 제조 방법
KR100721592B1 (ko) 반도체소자의 스토리지노드콘택 형성 방법
KR100889313B1 (ko) 반도체 소자의 제조 방법
JP2008091368A (ja) 半導体装置及びその製造方法
US7964461B2 (en) Method of forming isolation layer in semiconductor device
KR20060131144A (ko) 반도체 소자의 컨택 플러그 형성방법
KR20070074097A (ko) 반도체소자의 스토리지노드콘택 형성 방법
KR20070063672A (ko) 반도체소자의 스토리지노드콘택 형성 방법
KR100895374B1 (ko) 반도체 소자의 제조 방법
KR20070094150A (ko) 플래쉬 메모리 소자의 제조방법
KR101149053B1 (ko) 반도체 소자의 스토리지노드 콘택 형성방법
KR20080088275A (ko) 반도체 소자의 콘택 플러그 제조방법
KR100744002B1 (ko) 반도체 소자의 제조방법
KR20070073441A (ko) 반도체소자의 스토리지노드콘택 형성 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid