KR20070071076A - 이미지 센서 및 그 제조방법 - Google Patents

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Abstract

본 발명은 이미지 센서의 단위 화소를 구성하는 복수의 NMOS 트랜지스터의 누설전류 및 항복전압 특성의 열화를 방지할 수 있는 이미지 센서 및 그 제조방법을 제공하기 위한 것으로서, 이를 위해 본 발명은 제1 도전형의 기판과, 상기 기판 내에 형성된 상기 제1 도전형의 에피층과, 상기 에피층 상에 형성된 트랜지스터용 게이트 전극과, 상기 게이트 전극의 양측벽에 형성된 스페이서와, 상기 스페이서 저부의 상기 에피층 내에 형성된 상기 제1 도전형의 확산영역을 포함하는 이미지 센서를 제공한다.
이미지 센서, P형 확산영역, 스페이서, 게이트 전극, NMOS.

Description

이미지 센서 및 그 제조방법{IMAGE SENSOR AND METHOD FOR MANUFACTURING THE SAME}
도 1은 일반적인 CMOS 이미지 센서의 단위 화소를 도시한 회로도.
도 2는 본 발명의 실시예1에 따른 이미지 센서의 트랜지스터를 도시한 단면도.
도 3은 본 발명의 실시예2에 따른 이미지 센서의 트랜지스터를 도시한 단면도.
도 4a 및 도 4b는 본 발명의 실시예1에 따른 이미지 센서의 제조방법을 설명하기 위해 도시한 공정 단면도.
도 5는 본 발명의 실시예1 및 2에 따른 이미지 센서 제조시 사용될 수 있는 감광막 패턴의 일례를 도시한 평면도.
<도면의 주요부분에 대한 부호의 설명>
10 : P형 에피층
11 : 소자분리막
12 : 게이트 절연막
13 : 게이트 도전막
15a, 15b : 게이트 전극
17 : 포토 다이오드
18 : 버퍼 산화막
20 : 이온주입공정
21 : P형 확산영역
22 : 질화막
23 : 스페이서
본 발명은 이미지 센서 및 그 제조방법에 관한 것으로, 특히 포토 다이오드를 포함하는 이미지 센서 및 그 제조방법에 관한 것이다.
최근들어 디지털 카메라(digital camera)는 인터넷을 이용한 영상통신의 발전과 더불어 그 수요가 폭발적으로 증가하고 있는 추세에 있다. 더욱이, 카메라가 장착된 PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000), CDMA(Code Division Multiple Access) 단말기 등과 같은 이동통신단말기의 보급이 증가됨에 따라 소형 카메라 모듈의 수요가 증가하고 있다.
카메라 모듈로는 기본적인 구성요소가 되는 CCD(Charge Coupled Device)나 CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서를 이용한 이미지 센서 모듈이 널리 보급되어 사용되고 있다.
보편적으로, CMOS 이미지 센서는 단위 화소(Unit pixel) 내에 포토 다이오드(photo diode)와 MOS 트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, 현재 대부분의 CMOS 이미지 센서의 단위 화소는 1개의 포토 다이오드와, 제어신호 Tx, Rx, Dx, Sx가 각각 게이트로 입력되는 4개의 NMOS 트랜지스터로 구성된다.
도 1은 일반적인 CMOS 이미지 센서의 단위 화소를 도시한 회로도이다.
도 1을 참조하면, CMOS 이미지 센서의 단위 화소는 빛을 받아 광전하를 생성하는 하나의 포토 다이오드(Photo Diode, PD)와, 포토 다이오드(PD)에서 모아진 광전하를 플로팅 확산노드(Floating Diffusion node; FD)로 운송하기 위한 트랜스퍼 트랜지스터(1), 플로팅 확산노드(FD)의 전위를 리셋시키기 위한 리셋 트랜지스터(2), 플로팅 확산노드(FD)의 전위를 증폭하기 위하여 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier)로 기능하는 드라이브 트랜지스터(3) 및 드라이브 트랜지스터(3)로부터 증폭된 신호를 출력하기 위하여 스위칭(Switching) 역할을 수행하는 셀렉트 트랜지스터(4)로 구성된다. 여기서, 미설명된 도면부호 '5'는 RL 제어신호를 입력받는 로드(Load) 트랜지스터이다.
이와 같은 CMOS 이미지 센서의 단위 화소는 네이티브(Native) 트랜지스터, 즉 트랜스퍼 트랜지스터(1) 및 리셋 트랜지스터(2)를 사용하여 포토 다이오드(PD)에서 가시광선 파장대역의 광을 감지한 후, 감지된 광전하를 플로팅 확산노드(FD)로, 즉 드라이브 트랜지스터(3)의 게이트로 전달할 양을 출력단(Vout)에서 전기적 신호로 출력한다.
그러나, 이러한 복수의 트랜지스터들은 보통 P웰(P-Well) 대신에 P-에피층(P-_Epi) 상에 형성되므로 NMOS 트랜지스터의 누설전류(Leakage current, Ioff) 및 항복전압(Breakdown voltage, Bvdss) 특성이 열화된다. 따라서, 이미지 센서가 전체적으로 노이지(Noisy)화되는 문제가 발생한다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 이미지 센서의 단위 화소를 구성하는 복수의 NMOS 트랜지스터의 누설전류 및 항복전압 특성의 열화를 방지할 수 있는 이미지 센서 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은, 제1 도전형의 기판과, 상기 기판 내에 형성된 상기 제1 도전형의 에피층과, 상기 에피층 상에 형성된 트랜지스터용 게이트 전극과, 상기 게이트 전극의 양측벽에 형성된 스페이서와, 상기 스페이서 저부의 상기 에피층 내에 형성된 상기 제1 도전형의 확산영역을 포함 하는 이미지 센서를 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 제1 도전형의 기판 상부 표면에 상기 제1 도전형의 에피층을 성장시키는 단계와, 상기 에피층 상에 복수의 트랜지스터용 게이트 전극을 형성하는 단계와, 상기 에피층 내에 국부적으로 포토 다이오드를 형성하는 단계와, 상기 게이트 전극 중 적어도 어느 하나의 게이트 전극 양측으로 노출된 상기 기판 내에 상기 제1 도전형의 확산영역을 형성하는 단계와, 상기 게이트 전극의 양측벽에 스페이서를 형성하되, 상기 스페이서 저부에만 상기 확산영역이 잔류하도록 상기 스페이서의 양측으로 노출된 상기 확산영역을 식각하여 모두 제거하는 단계를 포함하는 이미지 센서 제조방법을 제공한다.
또한, 상기 목적을 달성하기 위한 또다른 측면에 따른 본 발명은, 제1 도전형의 기판 상부 표면에 상기 제1 도전형의 에피층을 성장시키는 단계와, 상기 에피층 상에 복수의 트랜지스터용 게이트 전극을 형성하는 단계와, 상기 에피층 내에 국부적으로 포토 다이오드를 형성하는 단계와, 상기 게이트 전극 중 적어도 어느 하나의 게이트 전극 양측으로 노출된 상기 기판 내에 상기 제1 도전형의 확산영역을 형성하는 단계와, 상기 게이트 전극의 양측벽에 스페이서를 형성하되, 상기 스페이서의 양측으로 노출된 상기 확산영역이 일정 두께 잔류하도록 상기 스페이서의 양측으로 노출된 상기 확산영역을 식각하는 단계를 포함하는 이미지 센서 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 2는 본 발명의 실시예1에 따른 이미지 센서를 설명하기 위해 이미지 센서를 구성하는 트랜지스터를 도시한 단면도다.
도 2를 참조하면, 본 발명의 실시예에 따른 이미지 센서는 제1 도전형, 예컨대 P형 기판(미도시)과, 기판 내에 형성된 P형 에피층(P-_epi, 10)과, P형 에피층(20; 이하, 에피층이라 함) 상에 형성된 트랜지스터용 게이트 전극(15a; 이하, 게이트 전극이라 함)과, 게이트 전극(15a)의 양측벽에 형성된 스페이서(23)와, 스페이서(23) 저부의 에피층(10) 내에 형성된 P형 확산영역(21; 이하, 확산영역이라 함)을 포함한다. 여기서, 게이트 전극(15a)은 일례로 포토 다이오드에 축적된 전하를 전송하기 위한 트랜스퍼 트랜지스터용 게이트 전극으로 한다.
바람직하게, 확산영역(21)은 스페이서(23) 저부의 에피층(10), 즉 특정 트랜 지스터의 채널 영역 양측부에 1.0E12~3.0E12 atoms/㎠ 도즈량의 BF2 불순물 이온으로 도핑되어 형성되고, 스페이서(23)는 산화막(18)과 질화막(22)의 적층막으로 형성된다.
즉, 본 발명의 실시예1에서는 스페이서(23) 저부의 에피층(10) 내에 BF2 불순물 이온으로 도핑된 확산영역(21)을 형성시킴으로써, 다음과 같은 효과를 기대할 수 있다.
먼저, NMOS 트랜지스터에 적용할 경우에는 포화전류(Saturation Current, Idsat) 특성을 열화시키는 반면, 누설전류(Ioff)를 억제하고 높은 문턱전압 및 항복전압 특성을 확보할 수 있다. 이는, 고농도의 N형 소오스/드레인 영역이 이보다 저농도의 P형으로 도핑된 확산영역(21)에 의해 저농도의 N형으로 중화되기 때문이다.
한편, PMOS 트랜지스터에 적용할 경우에는 누설전류(Ioff), 문턱전압 및 항복전압 특성을 열화시키는 반면, 포화전류(Idsat) 특성을 개선시킬 수 있다.
또한, 본 발명의 실시예1에 따른 이미지 센서는 스페이서(23)의 양측으로 노출된 에피층(10) 내에 형성된 소오스/드레인 영역(미도시)을 더 포함할 수 있다.
이때, 소오소/드레인 영역은 확산영역(21)과 중첩되지 않도록 형성되고, 에피층(10)은 소오스/드레인 영역과 대응되는 영역에서 일정 깊이 리세스된다. 예컨대, 에피층(10)은 소오스/드레인 영역과 대응되는 영역에서는 에피층(10) 상부 표면으로부터 500~1000Å의 깊이까지 리세스된다.
특히, 소오스/드레인 영역은 확산영역(21)보다 고농도의 P형 불순물 이온으로 도핑되어 형성되거나, 확산영역(21)보다 고농도의 N형 불순물 이온으로 도핑되어 형성된다.
여기서, 게이트 전극(15a)은 게이트 절연막(12)과 게이트 도전막(12)의 적층구조로 이루어진다.
이하에서는, 도 4a 내지 도 4b를 참조하여 본 발명의 실시예1에 따른 이미지 센서 제조방법을 설명하기로 한다.
먼저, 도 4a에 도시된 바와 같이, 제1 도전형, 예컨대 P형 기판(미도시) 상부 표면에 P형 에피층(P-_epi, 10)을 에피택셜(Epitaxial) 성장시킨다.
이어서, 공지된 STI(Shallow Trench Isolation) 기술을 적용하여 P형 에피층(10; 이하, 에피층이라 함) 내에 복수의 소자분리막(11)을 형성한다.
이어서, 소자분리막(11)이 형성된 에피층(10) 상에 트랜스퍼 트랜지스터용 게이트 전극 및 리셋 트랜지스터용 게이트 전극(15a, 15b)을 포함한 복수의 트랜지스터용 게이트 전극 형성한다. 여기서는, 설명의 편의를 위해 트랜스퍼 트랜지스터용 게이트 전극(15a)과 리셋 트랜지스터용 게이트 전극(15b)만을 도시하였다. 이외에도, 드라이브 트랜지스터 및 셀렉트 트랜지스터를 구성하는 게이트 전극(미도시)이 형성된다. 이들은 모두 동일하게 게이트 절연막(12)과 게이트 도전막(13)의 적층구조로 이루어지므로, 이하에서는 이들 모두를 게이트 전극이라 통칭하기로 한다.
이어서, 이온주입공정을 실시하여 게이트 전극(15a)과 소자분리막(11) 사이의 에피층(10) 내에 포토 다이오드(17)를 형성한다. 예컨대, 포토 다이오드(17)는 저농도의 N- 불순물 이온을 주입하여 형성한다.
이어서, 게이트 전극(15a, 15b)을 포함한 에피층(10) 상부의 단차를 따라 버퍼 산화막(18)을 증착한다. 이때, 버퍼 산화막(18)은 포토 다이오드(17) 형성시 발생된 에피층(10)의 표면 결함을 보상하면서 후속 진행될 이온주입공정에 의해 발생할 수 있는 에피층(10)의 표면 결함을 방지할 수 있다.
이어서, 버퍼 산화막(18)을 마스크(mask)로 이용한 이온주입공정(20)을 실시하여 적어도 어느 하나의 게이트 전극(15a, 15b) 양측으로 노출된 에피층(10) 내에 P형 확산영역(21; 이하, 확산영역이라 함)을 형성한다.
여기서, 이온주입공정(20)은 별도의 감광막 패턴을 필요로 하지 않고 마스크 없이 진행되는 블랭킷(Blanket) 이온주입공정을 이용하거나, 특정 트랜지스터 영역을 오픈시키는 구조로 형성된 별도의 감광막 패턴을 이용하는 이온주입공정을 이용할 수 있다.
예컨대, 별도의 감광막 패턴을 이용하는 경우에는 여러 가지 형태의 감광막 패턴을 사용할 수 있다.
일례로, 먼저 도 5에 도시된 바와 같이, 포토 다이오드(17)가 형성되는 포토 다이오드 영역(PD)과, 포토 다이오드 영역(PD)의 외곽부로부터 약 0.2㎛정도 벗어난 영역까지 개방(open)시키는 구조의 감광막 패턴을 이용한다. 이러한 경우에는, 포토 다이오드(17)의 상부 표면에만 확산영역(21)이 형성된다.
다른 예로는, STI 기술을 적용한 소자분리막(11) 형성 전 진행되는 N 채널스탑 이온주입공정시 사용되는 감광막 패턴을 이용할 수 있다.
또다른 예로는, 드라이브 트랜지스터 및 셀렉트 트랜지스터가 형성될 영역을 개방시키는 구조의 감광막 패턴을 이용할 수 있다.
또다른 예로는, 약 1.8V의 일반적인 NMOS 트랜지스터가 형성될 영역을 개방시키는 구조의 감광막 패턴을 이용할 수 있다.
또다른 예로는, 약 2.6V 이상의 NMOS 트랜지스터가 형성될 영역을 개방시키는 구조의 감광막 패턴을 이용할 수 있다. 이때, 2.6V 이상의 NMOS 트랜지스터는 1.8V의 NMOS 트랜지스터보다 상대적으로 두꺼운 두께의 게이트 절연막(12)을 갖게 된다.
여기서, 공통적으로 이온주입공정(20) 시에는 10KeV~30KeV의 에너지로 1.0E2~3.0E12 atoms/㎠의 도즈량의 BF2 불순물 이온을 주입한다.
이어서, 도 4b에 도시된 바와 같이, 버퍼 산화막(18; 이하, 산화막이라 함) 상에 질화막(22)을 증착한 후, 에치백(Etch-back)과 같은 식각공정을 실시하여 질화막(22) 및 산화막(18)을 식각한다. 이로써, 게이트 전극(15a, 15b)의 양측벽에는 스페이서(23)가 형성된다.
이때, 중요한 것은 스페이서(23) 저부에만 확산영역(21)이 잔류하도록 스페이서(23)의 양측으로 노출된 에피층(10)을 일정 깊이(H1) 리세스(Recess)시켜 스페 이서(23) 양측으로 노출된 확산영역(21)을 제거한다. 바람직하게는, 스페이서(23) 양측으로 노출된 에피층(10)을 에피층(10) 상부 표면으로부터 500~1000Å의 깊이까지 식각한다.
이어서, 소오스/드레인 이온주입공정을 실시하여 모든 게이트 전극(15a, 15b)의 양측으로 노출된 에피층(10) 내에 소오스/드레인 영역(미도시)을 형성한다. 여기서, 소오스/드레인 영역은 확산영역(21)보다 고농도의 P형 불순물 이온을 주입하거나, 확산영역(21)보다 고농도의 N형 불순물 이온을 주입하여 형성할 수 있다.
실시예2
도 3은 본 발명의 실시예2에 따른 이미지 센서를 설명하기 위해 이미지 센서를 구성하는 트랜지스터를 도시한 단면도다. 본 발명의 실시예2에 따른 이미지 센서는 실시예1에서와 동일한 효과를 얻을 수 있다.
도 3을 참조하면, 본 발명의 실시예2에 따른 이미지 센서는 도 2에 도시된 본 발명의 실시예1과 동일하되, P형 확산영역(21; 이하, 확산영역이라 함)이 스페이서(23) 저부를 포함하여 소오스/드레인 영역(미도시)의 상부 표면에도 형성되는 것이 다르다.
또한, 본 발명의 실시예2에 따른 이미지 센서는 스페이서(23)의 양측으로 노출된 에피층(10) 내에 형성된 소오스/드레인 영역(미도시)을 더 포함할 수 있다.
이때, 소오소/드레인 영역은 확산영역(21)과 중첩되도록 형성되고, 에피층(10)은 소오스/드레인 영역과 대응되는 영역에서 일정 깊이 리세스된다. 예컨대, 에피층(10)은 소오스/드레인 영역과 대응되는 영역에서는 에피층(10) 상부 표면으 로부터 500~1000Å의 깊이까지 리세스된다.
특히, 소오스/드레인 영역은 확산영역(21)보다 고농도의 P형 불순물 이온으로 도핑되어 형성되거나, 확산영역(21)보다 고농도의 N형 불순물 이온으로 도핑되어 형성된다.
여기서, 게이트 전극(15a)은 게이트 절연막(12)과 게이트 도전막(12)의 적층구조로 이루어진다.
이하에서는, 본 발명의 실시예2에 따른 이미지 센서 제조방법을 설명하기로 한다.
먼저, 본 발명의 실시예1과 동일한 방법을 적용하여 확산영역(21)을 형성한다. 이는, 도 4a에 도시된 바와 동일하다.
이어서, 산화막(18) 상에 질화막(22)을 증착한 후, 에치백과 같은 식각공정을 실시하여 질화막(22) 및 산화막(18)을 식각한다. 이로써, 게이트 전극(15a, 15b)의 양측벽에는 스페이서(23)가 형성된다.
이때, 중요한 것은 스페이서(23) 저부 뿐만 아니라 스페이서(23)의 양측으로 노출된 확산영역(21)도 일정 두께 잔류하도록 스페이서(23)의 양측으로 노출된 에피층(10)을 일정 깊이(H2, 도 3 참조) 리세스시켜 스페이서(23) 양측으로 노출된 확산영역(21)을 식각한다. 바람직하게는, 스페이서(23) 양측으로 노출된 에피층(10)을 에피층(10) 상부 표면으로부터 500~1000Å의 깊이까지 식각한다.
이어서, 소오스/드레인 이온주입공정을 실시하여 모든 게이트 전극(15a, 15b)의 양측으로 노출된 에피층(10) 내에 소오스/드레인 영역(미도시)을 형성한다. 여기서, 소오스/드레인 영역은 확산영역(21)보다 고농도의 P형 불순물 이온을 주입하거나, 확산영역(21)보다 고농도의 N형 불순물 이온을 주입하여 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 이미지 센서의 트랜지스터 형성시 게이트 전극 양측벽의 스페이서 저부의 에피층 내에 BF2 불순물 이온으로 도핑된 확산영역을 형성시킴으로써, 다음과 같은 효과를 기대할 수 있다.
먼저, NMOS 트랜지스터에 적용할 경우에는 누설전류(Ioff)를 억제하고 높은 문턱전압 및 항복전압 특성을 확보할 수 있다.
한편, PMOS 트랜지스터에 적용할 경우에는 포화전류(Idsat) 특성을 개선시킬 수 있다.

Claims (19)

  1. 제1 도전형의 기판;
    상기 기판 내에 형성된 상기 제1 도전형의 에피층;
    상기 에피층 상에 형성된 트랜지스터용 게이트 전극;
    상기 게이트 전극의 양측벽에 형성된 스페이서; 및
    상기 스페이서 저부의 상기 에피층 내에 형성된 상기 제1 도전형의 확산영역
    을 포함하는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 확산영역은 1.0E12~3.0E12 atoms/㎠ 도즈량의 BF2 불순물 이온으로 도핑되어 형성된 이미지 센서.
  3. 제 2 항에 있어서,
    상기 스페이서의 양측으로 노출된 상기 에피층 내에 형성된 소오스/드레인 영역을 더 포함하는 이미지 센서.
  4. 제 3 항에 있어서,
    상기 소오스/드레인 영역은 상기 확산영역보다 고농도의 상기 제1 도전형으로 도핑된 것을 특징으로 하는 이미지 센서.
  5. 제 3 항에 있어서,
    상기 소오스/드레인 영역은 상기 확산영역보다 고농도의 제2 도전형으로 도핑된 것을 특징으로 하는 이미지 센서.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 확산영역은 상기 스페이서 저부를 포함하여 상기 소오스/드레인 영역의 상부 표면에도 형성되는 것을 특징으로 하는 이미지 센서.
  7. 제 6 항에 있어서,
    상기 에피층은 상기 소오스/드레인 영역과 대응되는 영역에서 일정 깊이 리세스된 것을 특징으로 하는 이미지 센서.
  8. 제1 도전형의 기판 상부 표면에 상기 제1 도전형의 에피층을 성장시키는 단계;
    상기 에피층 상에 복수의 트랜지스터용 게이트 전극을 형성하는 단계;
    상기 에피층 내에 국부적으로 포토 다이오드를 형성하는 단계;
    상기 게이트 전극 중 적어도 어느 하나의 게이트 전극 양측으로 노출된 상기 기판 내에 상기 제1 도전형의 확산영역을 형성하는 단계; 및
    상기 게이트 전극의 양측벽에 스페이서를 형성하되, 상기 스페이서 저부에만 상기 확산영역이 잔류하도록 상기 스페이서의 양측으로 노출된 상기 확산영역을 식각하여 모두 제거하는 단계
    를 포함하는 이미지 센서 제조방법.
  9. 제1 도전형의 기판 상부 표면에 상기 제1 도전형의 에피층을 성장시키는 단계;
    상기 에피층 상에 복수의 트랜지스터용 게이트 전극을 형성하는 단계;
    상기 에피층 내에 국부적으로 포토 다이오드를 형성하는 단계;
    상기 게이트 전극 중 적어도 어느 하나의 게이트 전극 양측으로 노출된 상기 기판 내에 상기 제1 도전형의 확산영역을 형성하는 단계; 및
    상기 게이트 전극의 양측벽에 스페이서를 형성하되, 상기 스페이서의 양측으 로 노출된 상기 확산영역이 일정 두께 잔류하도록 상기 스페이서의 양측으로 노출된 상기 확산영역을 식각하는 단계
    를 포함하는 이미지 센서 제조방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 확산영역을 형성하는 단계는 마스크 없이 실시하는 블랭킷 이온주입공정을 실시하는 것을 특징으로 하는 이미지 센서 제조방법.
  11. 제 10 항에 있어서,
    상기 블랭킷 이온주입공정은 10KeV~30KeV의 에너지로 1.0E2~3.0E12 atoms/㎠의 도즈량의 BF2 불순물 이온을 주입하는 이미지 센서 제조방법.
  12. 제 8 항 또는 제 9 항에 있어서,
    상기 확산영역을 형성하는 단계는,
    마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 이용한 이온주입공정을 실시하여 일정 부위에만 상기 확 산영역을 형성하는 단계
    를 포함하는 이미지 센서 제조방법.
  13. 제 12 항에 있어서,
    상기 이온주입공정은 10KeV~30KeV의 에너지로 1.0E2~3.0E12 atoms/㎠의 도즈량의 BF2 불순물 이온을 주입하는 이미지 센서 제조방법.
  14. 제 13 항에 있어서,
    상기 마스크 패턴은 상기 포토 다이오드가 형성된 포토 다이오드 영역을 개방시키는 구조로 형성하는 이미지 센서 제조방법.
  15. 제 14 항에 있어서,
    상기 마스크 패턴은 상기 포토 다이오드 영역과 상기 포토 다이오드 영역의 외곽부로부터 0.2㎛ 벗어난 영역까지 개방시키는 구조로 형성하는 이미지 센서 제조방법.
  16. 제 8 항 또는 제 9 항에 있어서,
    상기 스페이서의 양측으로 노출된 상기 확산영역을 식각하는 단계는 상기 에피층의 상부 표면으로부터 500~1000Å의 깊이까지 식각하는 것을 특징으로 하는 이미지 센서 제조방법.
  17. 제 16 항에 있어서,
    상기 확산영역을 식각한 후,
    상기 게이트 전극의 양측으로 노출된 상기 기판 내에 소오스/드레인 영역을 형성하는 단계를 더 포함하는 이미지 센서 제조방법.
  18. 제 17 항에 있어서,
    상기 소오스/드레인 영역은 상기 확산영역보다 고농도의 상기 제1 도전형으로 도핑시키는 것을 특징으로 하는 이미지 센서 제조방법.
  19. 제 17 항에 있어서,
    상기 소오스/드레인 영역은 상기 확산영역보다 고농도의 제2 도전형으로 도 핑시키는 것을 특징으로 하는 이미지 센서 제조방법.
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