KR20070068435A - 박막 반도체 칩의 제조 방법 - Google Patents
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Abstract
본 발명은 III/V족 화합물 반도체 재료를 기재로 한 박막 반도체 칩의 2가지 제조 방법에 관한 것으로, 상기 박막 반도체 칩은 전자기 방사선을 발생시키기에 적합하다. 제 1 방법에 따르면, 전자기 방사선을 발생시키기에 적합한 활성 층 시퀀스(1)가 성장 기판(2) 상에 제공되며, 이때 상기 활성 층 시퀀스의 앞면(12)은 상기 성장 기판(2)을 향하고, 뒷면(11)은 상기 성장 기판(2) 반대편을 향한다. 또한, 상기 활성 층 시퀀스(1)의 뒷면(11)에는 반사형 층 시퀀스(51)의 일부분으로서 유전층(3)이 제공되고, 상기 유전층(3)의 제한된 체적 영역(8) 내에 레이저를 이용하여 에너지가 공급됨에 따라 활성 층 시퀀스(1)의 뒷면을 향하는 개구(4)가 형성된다. 이어서 반사형 층 시퀀스(51)의 또 다른 부분으로서 적어도 1개의 금속층(5)이 제공됨으로써 상기 개구(4)가 금속 재료로 채워지고, 상기 활성 층 시퀀스(1)의 뒷면(11)을 향하는 적어도 1개의 뒷면측 전도성 접점(6)이 형성된다. 그런 다음 반사형 층 시퀀스(51) 상에 지지체(support)(8)가 제공되고, 성장 기판(2)이 제거된다. 제 2 방법에 따르면, 반사형 층 시퀀스(51)가 활성 층 시퀀스(1) 상에 제공된 후, 상기 반사형 층 시퀀스(51)의 제한된 체적 영역(6)으로 레이저에 의해 에너지가 공급됨으로써 상기 활성 층 시퀀스(1)의 뒷면(11)을 향하는 적어도 1개의 뒷면측 전도성 접점(6)이 형성된다.
Description
본 발명은 박막 반도체 칩의 제조 방법에 관한 것이다.
박막 반도체 칩은 예컨대 EP 0 905 797 A2로부터 공지되어 있다. 상기 공지된 박막 반도체 칩의 제조를 위해 전자기 방사선을 방출하기에 적합한 III/V족 화합물 반도체 재료를 기재로 한 활성 층 시퀀스가 성장 기판상에 제공된다. III/V족 화합물 반도체 재료에 매칭된 성장 기판은 대부분 활성 층 시퀀스에 의해 발생한 전자기 방사선의 일부를 흡수하기 때문에, 광효율의 증가를 위해 활성 층 시퀀스가 성장 기판으로부터 분리되어 다른 지지체(support) 상에 적층된다. 활성 층 시퀀스와 지지체 사이의 결합은 접착 또는 납땜을 통해 이루어진다.
지지체와 활성 층 시퀀스 사이에는 반사형 층 시퀀스가 존재한다. 이 반사형 층 시퀀스는 방사선을 방출하는 박막 반도체 칩의 앞면을 향해 전자기 방사선을 편향시켜 칩의 방사 효율을 증가시키는 역할을 한다. 일반적으로 반사형 층 시퀀스는 적어도 1개의 유전층을 포함한다.
예를 들어 DE 10 2004 004 780 A1에 기술된 것처럼, 활성 층 시퀀스의 뒷면측 전기 접촉을 위해 유전층이 포토리소그래피 기법으로 구조화됨으로써 유전층 내 에 활성층 시퀀스의 뒷면을 향하는 개구들이 형성된다. 이어서 상기 개구들을 채우고 서로 연결시키는 금속층이 제공됨으로써, 활성 층 시퀀스가 서로 도전되도록 연결된 뒷면측 접점들을 갖게 된다. 상기 금속층은 예컨대 전반적으로는 Au를 함유하고, 적어도 1개의 도펀트(예: Zn)를 함유한다. 상기 금속층이 템퍼링 처리됨에 따라, III/V족 화합물 반도체 재료 내로 도펀트의 확산 작용이 일어난다. 도펀트의 적절한 선택시, 금속층과의 경계면에서 III/V족 화합물 반도체 재료 내 전하 캐리어의 발생이 증가하고, 이는 전반적으로 옴 특성을 갖는 전기 접점들을 야기한다.
또한, DE 100 46 170 A1에는 레이저를 이용하여 패시베이션 막을 관통하는 태양 전지의 전도성 접점들을 형성하는 방법이 기술되어 있다.
본 발명의 목적은, 박막 반도체 칩 및 특히 활성 층 시퀀스의 전도성 접점을 제조하는 간단한 방법을 제공하는 것이다.
상기 목적은 청구항 1에 따른 단계들을 갖는 방법, 청구항 4에 따른 방법 및 청구항 5에 따른 방법을 통해 달성된다.
본 발명의 그 외 실시예들 및 개선예들은 종속 청구항 제 2항, 3항 및 6항 내지 12항에 기술된다.
청구항들의 공개 내용은 명세서 내에 명백하게 포함될 것이다.
전자기 방사선을 발생시키기에 적합한 III/V족 화합물 반도체 재료를 기재로 하는 박막 반도체 칩의 제조 방법은 하기의 단계를 포함한다.
- 전자기 방사선을 발생시키기에 적합한 활성 층 시퀀스를 성장 기판상에 제공하되, 그 앞면은 상기 성장 기판을 향하게 하고 그 뒷면은 상기 성장 기판의 반대편을 향하도록 하는 단계,
- 상기 활성 층 시퀀스의 뒷면에 반사형 층 시퀀스의 일부분으로서 적어도 1개의 유전층을 제공하는 단계,
- 상기 유전층의 제한된 체적 영역 내에 레이저를 이용하여 에너지를 공급함으로써 상기 활성 층 시퀀스의 뒷면을 향하는 적어도 1개의 개구를 형성시키는 단계,
- 반사형 층 시퀀스의 또 다른 부분으로서 적어도 1개의 금속층을 제공하여 상기 개구를 적어도 부분적으로 금속 재료로 채우고, 상기 활성 층 시퀀스의 뒷면을 향하는 적어도 1개의 뒷면측 전도성 접점을 형성하는 단계,
- 상기 반사형 층 시퀀스 상에 지지체(support)를 제공하는 단계, 및
- 성장 기판을 제거하는 단계.
활성 층 시퀀스와 지지체 사이에 있는 반사형 층 시퀀스는 적어도 1개의 유전층 및 금속층을 포함하며, 상기 유전층은 예컨대 SiNx를 함유하고 상기 금속층은 예컨대 Au 및 Zn을 함유한다. 또한, 상기 유전층은 인 규산염 유리(phosphorous silicate glass; PSG)를 포함할 수 있으며, 이와 같이 PSG를 함유한 유전층은 바람직하게 예컨대 실리콘 질화물을 함유한 추가의 밀봉층에 의해 밀봉됨으로써 PSG에 습기가 침투하여 인산을 생성하는 것이 전반적으로 방지된다. III/V족 화합물 반도체 재료에 제공하기 위한 그러한 반사형 층 시스템은 예컨대 DE 10 2004 040 277.9에 기술되어 있으며, 상기 출원서의 공개 내용은 인용을 통해 본 명세서에 포함될 것이다.
반사형 층 시퀀스가 적어도 1개의 유전층을 포함하기 때문에, 활성 층 시퀀스의 뒷면측 전기 접촉을 위해 반사형 층 시퀀스를 관통하여 상기 활성 층 시퀀스의 뒷면을 향하여 적어도 1개의 접점이 형성되어야 한다.
상기 방법에 따르면, 유전층 내부에 레이저에 의해 활성 층 시퀀스의 뒷면을 향하는 개구가 형성되고, 상기 개구 내에서 추후 전도성 접점이 형성된다. 그럼으로써 박막 반도체 칩의 제조시 통상 시간과 비용이 많이 드는 포토리소그래피 프로세스가 축소될 수 있는 장점이 얻어진다. 또한, 상기 방법에서는 바람직하게 횡단면이 매우 작은 접점들이 가능한데, 그 이유는 레이저를 사용하면 포토리소그래피 기법을 사용한 경우보다 더 작은 구조물을 만들어낼 수 있기 때문이다.
반사형 층 시스템은 유전층과 금속층 외에도 추가의 층들을 포함할 수 있다. 예컨대 유전층 또는 금속층의 밀봉을 위한 층들 또는 반사형 층 시퀀스의 개별 층들 사이의 접착 매개를 위한 층들이 있을 수 있다. 이러한 층들을 관통해서도 통상 레이저를 이용하여 개구들이 형성될 수 있고, 상기 개구들 내부에는 활성 층 시퀀스의 뒷면을 향하는 전기 접점이 형성될 수 있다.
상기 방법의 한 바람직한 구현형의 경우, 뒷면측 접점이 한 후속 단계에서 템퍼링 처리된다. 전도성 접점의 템퍼링에 의해 상기 접점의 금속 재료의 원자들이 뒷면의 III/V족 화합물 반도체 재료 내로 확산될 수 있다. 뒷면의 III/V족 화합물 반도체 재료를 고려하여 금속 재료를 적절히 선택함으로써, 뒷면의 III/V족 화합물 반도체 재료에 대한 전반적으로 옴 특성을 갖는 전도성 접점을 제조할 수 있다.
뒷면의 전도성 접점을 레이저를 이용하여 템퍼링 처리하는 것이 특히 바람직하다.
레이저를 이용하면 박막 반도체 칩의 제한된 체적 영역에만 에너지를 공급하는 것이 가능하다. 특히 III/V족 화합물 반도체 재료와의 경계면 영역 내에 존재하는 전도성 접점의 영역에 국부적으로 에너지가 공급될 수 있다. 레이저를 이용한 표면 처리 방법은 DE 10141352.1에 기술되어 있으며, 상기 문서의 공개 내용은 인용을 통해 본 명세서에 포함될 것이다. 본 방법 실시예의 장점은, 전반적으로 옴 특성을 갖는 전기 접점의 형성을 위해 국부적으로 매우 제한된 칩 영역만 고온에 노출된다는 점이다.
따라서 템퍼링 프로세스시 반도체 칩의 다른 영역도 고온에 노출됨으로써 원하지 않은 영역으로 금속 원자가 확산되는 현상이 바람직하게 방지된다.
반사형 층 시퀀스의 금속층이 예컨대 상이한 종류의 금속을 함유하고, 상기 금속들 중 한 금속이 다른 금속에 비해 더 좋지 못한 반사 특성을 가지며, 상기 두 종류의 금속이 템퍼링 프로세스시 상이한 확산 특성에 따라 분리되는 경우, 반사 특성이 상대적으로 더 좋지 않은 금속 원자가 국부적으로 축적되어 반사형 층 시퀀스의 반사도를 저하시킨다. 이와 관련한 예로서, p형 III/V족 화합물 반도체 재료 위에 유전층 및 금속층을 포함하는 반사형 층 시퀀스가 제공된 경우를 들 수 있으며, 이 경우 금속층은 Au 및 Zn을 함유한다. Au는 가시광의 적색 스펙트럼 영역에 속하는 전자기 방사선에 대해 매우 우수한 반사도를 갖는다. 그에 반해 Zn은 템퍼링시 p형 III/V족 화합물 반도체 재료 내로 확산시켜 전도성 접점에 전반적으로 옴 특성을 부여하기에 매우 적합하다. 반사형 층 시퀀스의 영역이 고온에 노출되면, Zn 원자는 유전층측 경계면에도 도달할 수 있다. 그러나 Zn은 특히 가시광의 적색 영역에 속하는 파장들을 갖는 전자기 방사선에 대해 Au에 비해 더 낮은 반사도를 가지므로, 적색광에 대한 반사형 층 시퀀스의 품질이 저하된다.
또한, 광역적 템퍼링 프로세스시 금속 원자는 활성 층 시퀀스 내로도 확산될 수 있다. 상기 영역에서 금속 원자는 통상 비방사 재결합(non-radiative recombination)을 필요로 함으로써 박막 반도체 칩의 효율을 저하시키는 불순물 원자로서 작용한다. 이러한 작용을 방지하기 위해, 활성 층 시퀀스 상에 통상 충분한 두께를 갖는 비활성 III/V족 반도체 화합물 재료의 층이 존재한다. 본 발명에 따라 접점이 레이저에 의해 국부적으로 템퍼링되면, 상기 비활성 III/V족 반도체 화합물 재료의 두께 및 박막 반도체 칩의 두께가 바람직하게 감소할 수 있다.
전자기 방사선을 발생시키기에 적합한 III/V족 화합물 반도체 재료를 기재로 하는 박막 반도체 칩의 또 다른 제조 방법은 특히 하기의 단계를 포함한다.
- 전자기 방사선을 발생시키기에 적합한 활성 층 시퀀스를 성장 기판상에 제공하되, 그 앞면은 상기 성장 기판을 향하게 하고 그 뒷면은 상기 성장 기판의 반대편을 향하도록 하는 단계,
- 상기 활성 층 시퀀스의 뒷면에 적어도 1개의 금속층 및 적어도 1개의 유전층을 포함하는 반사형 층 시퀀스를 형성하는 단계,
- 상기 반사형 층 시퀀스의 적어도 1개의 제한된 체적 영역 내에 레이저를 이용하여 에너지를 공급함으로써, 상기 제한된 체적 영역 내에 상기 활성 층 시퀀스의 뒷면을 향하는 적어도 1개의 뒷면측 전도성 접점을 형성하는 단계,
- 상기 반사형 층 시퀀스 상에 지지체를 제공하는 단계, 및
- 상기 성장 기판을 제거하는 단계.
상기 방법에서는 청구항 1에 따른 방법과 달리 반사형 층 시퀀스의 층들이 연속으로 적층된 다음, 레이저에 의해 반사형 층 시퀀스의 제한된 체적 영역으로 에너지가 공급된다. 상기 레이저가 유전층과 금속층을 가열함에 따라 상기 유전층의 분해 또는 용융이 일어나거나, 상기 두 작용이 모두 일어난다. 따라서 국부적으로 용융된 금속층 재료가 활성 층 시퀀스의 뒷면에 대한 전도성 접점을 형성할 수 있다.
상기 방법은 청구항 1에 따른 방법과 동일한 장점을 제공한다. 또한, 상기 방법은, 에너지가 III/V족 화합물 반도체 재료측 경계면에 국부적으로 공급됨에 따라 접점의 형성과 동시에 금속 원자가 III/V족 화합물 반도체 재료 내로 확산될 수 있기 때문에, 접점이 템퍼링될 필요가 없다는 장점을 제공한다.
전자기 방사선을 발생시키기에 적합한 III/V족 화합물 반도체 재료를 기재로 하는 박막 반도체 칩의 또 다른 한 제조 방법은 특히 하기의 단계를 포함한다.
- 전자기 방사선을 발생시키기에 적합한 활성 층 시퀀스를 성장 기판상에 제공하되, 그 앞면은 상기 성장 기판을 향하게 하고 그 뒷면은 상기 성장 기판의 반대편을 향하도록 하는 단계,
- 상기 활성 층 시퀀스의 뒷면을 향하는 뒷면측 전도성 접점을 형성하는 적어도 1개의 금속 반사층을 제공하는 단계,
- 상기 뒷면측 전도성 접점을 레이저를 이용하여 템퍼링 처리하는 단계,
- 상기 반사형 층 시퀀스 상에 지지체를 제공하는 단계, 및
- 상기 성장 기판을 제거하는 단계.
상기 방법에서는 청구항 1에 따른 방법과 달리, 접촉될 활성 층 시퀀스의 뒷면과 반사형 층 사이에 유전층이 제공되지 않는다. 그러나 활성 층 시퀀스의 뒷면과 금속층 사이에 예컨대 접착 매개층과 같은 추가의 층들을 배치하는 것이 고려될 수 있다. 전반적으로 옴 특성을 갖는 접점을 얻기 위해, 뒷면측 전기 접점이 상기 방법에 따라 레이저를 이용하여 템퍼링 처리된다. 이 방법의 장점은, 뒷면측 접점 및 특히 활성 층 시퀀스의 템퍼링을 위해 반도체 칩 전체에 부하가 가해지는 현상이 방지될 수 있다는 점이다.
전술한 3가지 방법 모두의 한 바람직한 구현형에서는, 활성 층 시퀀스의 앞면 위에 적어도 1개의 유전층을 포함하는 경화 처리된 층 시퀀스가 제공된다. 이어서, 적어도 부분적으로, 상기 경화 처리된 층 시퀀스 상에 적어도 1개의 금속층이 제공되고, 상기 경화 처리된 층 시퀀스 및 금속층의 제한된 체적 영역으로 레이저에 의해 에너지가 공급되며, 그 결과 활성 층 시퀀스의 앞면에 대해 적어도 1개의 앞면측 전도성 접점이 형성된다.
경화 처리된 층 시퀀스는 예컨대 유리를 함유하는 유전층을 포함할 수 있고, 상기 유전층은 박막 반도체 칩의 앞면에서의 전자기 방사선의 추출 특성이 개선되도록 구조화된다. 또한, 경화 처리된 층 시퀀스는 보호 및 배리어 기능을 추가로 가지거나, 상기 기능만을 가질 수 있다.
적어도 1개의 유전층을 포함하는 경화 처리된 층 시퀀스를 관통하는, 활성 층 시퀀스의 앞면에 대한 앞면측 접점을 형성하는 과정은 유전층을 포함하는 반사형 층 시퀀스를 관통하는, 청구항 4에 따른 뒷면측 접점의 형성 과정과 유사하게 이루어진다. 금속층 및 경화 처리된 층 시퀀스의 제한된 체적 영역으로 레이저에 의해 에너지가 공급됨으로써, 유전층의 국부적 분해 또는 용융 또는 상기 두 작용이 모두 일어나며, 국부적으로 용융된 금속층 재료가 활성 층 시퀀스의 앞면에 대한 전도성 접점을 형성한다. 레이저를 이용한 앞면측 접점의 형성은 레이저를 이용한 뒷면측 접점의 형성과 관련하여 위에 기술한 장점들과 동일한 장점들을 제공한다.
또한, 반도체 칩의 국부적으로 제한된 체적 영역뿐만 아니라 예컨대 전체 칩도 고온에 노출되는, 앞면측 접점의 템퍼링 처리를 위한 종래의 템퍼링 프로세스의 경우, 활성 층 시퀀스와 지지체 사이에 삽입된 재료의 온도 안정성에 의해 템퍼링 온도가 제한된다는 문제가 있다. 따라서 종래의 광역적 템퍼링 프로세스에서는 칩이 통상 접점 형성에 바람직한 온도보다 더 낮은 온도에 노출된다. 이 문제는 접점을 추후에 템퍼링 처리할 필요가 없어지면 바람직하게 회피될 수 있다.
활성 층 시퀀스의 앞면 상에 예컨대 경화 처리된 층 시퀀스의 일부로서 유전층이 존재하는 경우, 레이저를 이용하여 상기 경화 처리된 층 시퀀스를 관통하는 적어도 1개의 개구를 제공함으로써 상기 경화 처리된 층 시퀀스를 관통하는 앞면측 접점을 형성할 수 있다.
또한, 상기 두 방법 모두 먼저 활성 층 시퀀스의 앞면 상에 적어도 1개의 전도성 접점이 제공된 후, 이어서 상기 접점이 레이저에 의해 템퍼링될 수 있다. 이러한 구현예에서도 칩 전체가 접점의 템퍼링 처리를 위한 온도에 노출되는 현상이 방지될 수 있다.
이와 관련하여, 전술한 앞면측 접점을 제조하기 위한 방법들은 나머지 박막 반도체 칩의 제조 방법과 무관하게 사용될 수 있다는 사실을 알 수 있다.
3가지 실시예 모두 특히 박막 반도체 칩의 제조에 적합하다.
박막 반도체 칩은 특히 하기의 특징들을 갖는다.
- 방사선을 발생시키는 에피택셜 성장층 시퀀스의, 지지 부재를 향하는 제 1 주 표면에 상기 에피택셜 층 시퀀스 내에서 발생한 전자기 방사선의 적어도 일부를 상기 에피택셜 성장층 시퀀스로 다시 반사하는 반사층 또는 반사 층 시퀀스가 제공되거나 형성되고,
- 상기 에피택셜 성장층 시퀀스는 약 20㎛ 이하, 특히 약 10㎛의 두께를 갖는다.
바람직하게는 상기 에피택셜 층 시퀀스가 혼합 구조물을 갖는 적어도 1개의 면을 포함하는 적어도 1개의 반도체 층을 가지며, 상기 혼합 구조물은 이상적인 경우 에피택셜 층 시퀀스 내에서 광이 대략 에르고드 분포(ergodic distribution)를 보이도록 한다. 즉, 상기 에피택셜 층 시퀀스는 바람직하게 최대한 확률적 에르고드 산란 특성을 보인다.
박막 발광 다이오드 칩의 기본 원리는 예컨대 Appl. Phys. Lett. 63(16)(I. Schnitzer 외 공저, 1993년 10월 18일, 2174~2176p.)에 기술되어 있으며, 상기 문서의 공개 내용은 인용을 통해 본 명세서에 포함될 것이다.
일반적으로 박막 발광 다이오드 칩은 뒷면 영역에는 p형 III/V족 화합물 반도체 재료를 함유하고, 앞면 영역에는 n형 III/V족 화합물 반도체 재료를 함유한다. 물론 그 반대의 경우도 가능하다.
접점이 제공되는 활성 층 시퀀스의 면이 p형의 인화물-III/V족 화합물 반도체 재료를 포함하는 경우, 상기 접점은 바람직하게 Au와 Zn 중 적어도 1개의 원소를 포함한다.
인화물-III/V족 화합물 반도체 재료로는 도펀트와 관계없이 바람직하게 AlnGamIn1-n-mP (0≤n≤1, 0≤m≤1 그리고 n+m≤1)이 사용된다. 이 경우 상기 재료가 반드시 상기 화학식에 따른 수학적으로 정확한 조성을 가질 필요는 없다. 오히려 상기 재료는 AlnGamIn1-n-mP 재료 고유의 물리적 특성을 실질적으로 변동시키지 않는 하나 이상의 도펀트 및 추가 성분을 포함할 수 있다. 상기 화학식은 편의상 결정 격자의 필수 구성 요소(Al, Ga, In, P)만을 포함할 뿐, 상기 요소들은 부분적으로 소량의 다른 물질로 대체될 수 있다.
Au는 가시광의 적색 영역에 속하는 파장을 가진 전자기 방사선에 대해 우수한 반사 특성을 보이는 물질을 대표한다. Zu는 접점의 템퍼링 처리시 p형 인화물-III/V족 화합물 반도체 재료 내로 확산되어, 그곳에서 바람직하게 홀의 형성 하에 III족 초격자의 격자 자리(lattice site)를 점유한다. 그 결과, 전하 캐리어(홀)의 수가 증가함으로써 전기 접점의 특성이 개선된다.
접점이 제공되는 활성 층 시퀀스의 면이 n형의 인화물-III/V족 화합물 반도체 재료를 포함하는 경우, 상기 접점은 바람직하게 Au와 Ge 중 적어도 1개의 원소를 포함한다.
이 경우에도 역시 Au는 우수한 반사 특성으로 인해 접점의 재료로 사용된다. Ge는 바람직하게 접점의 템퍼링 처리시 역시 III족 초격자의 격자 자리를 점유하고, IV족 원소로서 1개의 전자뿐만 아니라 III족 초격자의 원자를 지님으로써 상기 영역 내 전자의 수를 증가시킨다.
접점이 제공되는 활성 층 시퀀스의 면이 p형의 질화물-III/V족 화합물 반도체 재료를 포함하는 경우, 상기 접점은 바람직하게 Pt, Rh, Ni, Au, Ru, Pd, Re 및 Ir 중 적어도 1개의 원소를 포함한다.
질화물-III/V족 화합물 반도체 재료로는 도펀트와 관계없이 바람직하게 AlnGamIn1-n-mN (0≤n≤1, 0≤m≤1 그리고 n+m≤1)이 사용된다. 이 경우 상기 재료가 반드시 상기 화학식에 따른 수학적으로 정확한 조성을 가질 필요는 없다. 오히려 상기 재료는 AlnGamIn1-n-mN 재료 고유의 물리적 특성을 실질적으로 변동시키지 않는 하나 이상의 도펀트 및 추가 성분을 포함할 수 있다. 상기 화학식은 편의상 결정 격자의 필수 구성 요소(Al, Ga, In, N)만을 포함할 뿐, 상기 요소들은 부분적으로 소량의 다른 물질로 대체될 수 있다.
접점이 제공되는 활성 층 시퀀스의 면이 n형의 질화물-III/V족 화합물 반도체 재료를 포함하는 경우, 상기 접점은 바람직하게 Ti, Al 및 W 중 적어도 1개의 원소를 포함한다.
접점이 제공되는 활성 층 시퀀스의 면이 인화물-III/V족 화합물 반도체 재료를 포함하는 경우, 상기 면은 상기 인화물-III/V족 화합물 반도체 재료에 추가로 또는 그 대안으로 비소화물-III/V족 화합물 반도체 재료를 포함할 수 있다. 이 경우, 도펀트와 관계없이 바람직하게 접점을 위해 사용되는 재료들은 원칙적으로 위에서 언급한 재료들과 차이가 없다.
접점이 제공되는 활성 층 시퀀스의 면이 질화물-III/V족 화합물 반도체 재료를 포함하는 경우, 상기 면은 마찬가지로 상기 질화물-III/V족 화합물 반도체 재료에 추가로 또는 그 대안으로 비소화물-III/V족 화합물 반도체 재료를 포함할 수 있다. 이 경우에도 역시, 도펀트와 관계없이 바람직하게 접점을 위해 사용되는 재료들은 원칙적으로 위에서 언급한 재료들과 차이가 없다.
바람직하게는 비소화물-III/V족 화합물 반도체 재료로서 도펀트에 관계없이 AlnGamIn1-n-mAs (0≤n≤1, 0≤m≤1 그리고 n+m≤1)이 사용된다. 이 경우 상기 재료가 반드시 상기 화학식에 따른 수학적으로 정확한 조성을 가질 필요는 없다. 오히려 상기 재료는 AlnGamIn1-n-mAs 재료 고유의 물리적 특성을 실질적으로 변동시키지 않는 하나 이상의 도펀트 및 추가 성분을 포함할 수 있다. 상기 화학식은 편의상 결정 격자의 필수 구성 요소(Al, Ga, In, N)만을 포함할 뿐, 상기 요소들은 부분적으로 소량의 다른 물질로 대체될 수 있다.
그 밖의 장점들 및 바람직한 구현형들은 하기에서 도 1a 내지 1f, 도 2a 내지 2b, 도 3a 내지 3b, 도 4a 내지 4c 그리고 도 5a 내지 5d와 관련하여 기술되는 2개의 실시예를 토대로 설명한다.
도 1a 내지 도 1f는 상기 방법들 중 하나에 따른 제 1 실시예의 상이한 방법 단계의 개략도이다.
도 2a 내지 도 2b는 상기 방법들 중 하나에 따른 제 1 실시예의 추가의 방법 단계의 개략도이다.
도 3a 내지 도 3b는 상기 방법들 중 하나에 따른 제 2 실시예의 2개의 방법 단계의 개략도이다.
도 4a 내지 도 4c는 상기 방법들 중 하나에 따른 제 2 실시예의 추가의 방법 단계의 개략도이다.
도 5a 내지 도 5d는 상기 방법들 중 하나에 따른 제 3 실시예의 추가의 방법 단계의 개략도이다.
실시예들 및 도면들에서 동일한 구성 요소 동일한 작용을 하는 구성 요소는 각각 동일한 도면 부호를 갖는다. 도면에 도시된 요소들, 특히 층들의 두께는 기본적으로 축척에 맞게 도시되어 있지 않고, 오히려 이해를 돕기 위해 부분적으로 과도하게 크게 도시되어 있을 수 있다.
도 1a 내지 도 1f에 따른 실시예에서는 박막 LED 칩의 제조를 위해 III/V족 화합물 반도체 재료를 기재로 한 활성 층 시퀀스(1)가 성장 기판(2) 위에 에피택셜 성장 방식으로 제공된다. 성장 기판(2) 쪽을 향하는 활성 층 시퀀스(1)의 면이 앞면(12)이고, 상기 앞면(12)의 반대편에 놓인 활성 층 시퀀스(1)의 면이 뒷면(11)이다. 활성 층 시퀀스(1)는 전자기 방사선을 방출하기에 적합하며, 예컨대 방사선 발생 pn 접합 또는 방사선 발생 단일 양자 우물 구조 또는 다중 양자 우물 구조를 갖는다. 이러한 구조물들은 당업계에 이미 공지되어 있으므로 상세히 설명하지 않는다. 활성 층 시퀀스(1)는 예컨대 AlGaInP 또는 GaInN을 함유하는데, 이 경우 활성 층 시퀀스(1)의 앞면(12)은 n형이고, 뒷면(11)은 p형이다. 질화물-III/V족 화합물 반도체 재료를 기재로 한 활성 층 시퀀스(1)가 에피택셜 성장 방식으로 성장되어야 하는 경우, 성장 기판(2)의 재료로서 예컨대 GaN, SiC 또는 사파이어가 사용될 수 있다. 인화물-III/V족 화합물 반도체 재료를 기재로 한 활성 층 시퀀스(1)의 에피택셜 성장에 적합한 성장 기판(2)은 예컨대 GaAs를 함유한다.
이어서 활성 층 시퀀스(1) 위에 예컨대 SiNx를 함유한 유전층(3)이 제공된다. 상기 유전층(3) 내에 레이저에 의해 점처럼 분산된 개구(4)가 형성됨에 따라, 상기 개구들 내에서 활성 층 시퀀스(1)의 뒷면(11)이 노출된다. 상기 개구들(4)은 통상 1㎛ 내지 20㎛의 직경을 가지며, 그 결과 후속 프로세스 단계에서 상기 크기의 직경을 갖는 접점(6)이 생성된다.
이어서 다음 단계에서는 상기 유전층(3) 위에 예컨대 진공 증착 또는 스퍼터링에 의해 금속층(5)이 제공된다. 상기 유전층(3)과 금속층(5)이 함께 반사형 층 시퀀스(51)를 형성한다. 활성 층 시퀀스(1)의 뒷면(11)이 예컨대 AlGaInP와 같은 p형 인화물-III/V족 화합물 반도체 재료를 함유하면, 금속층(5)은 바람직하게 금 및 Zn을 함유한다. 그에 반해, 활성 층 시퀀스(1)의 뒷면(11)이 예컨대 GaInN과 같은 p형 질화물-III/V족 화합물 반도체 재료를 함유하면, 금속층(5)은 바람직하게 Pt, Rh, Ni, Au, Ru, Pd, Re 또는 Ir을 함유한다.
상기 금속 재료가 제공되면 개구들(4)이 채워져 금속 재료를 매개로 서로 연결됨에 따라, 활성 층 시퀀스(1)의 뒷면(11)에 대한 전도성 접점들(6)이 형성되며, 상기 접점들은 서로 전도성을 띄도록 연결된다.
이어서, 전반적으로 옴 특성을 갖는 접점(6)을 얻기 위해, 상기 접점(6)이 템퍼링 처리된다. 이를 위해 예컨대 전체 칩이 노(furnace) 내로 삽입될 수 있고, 상기 노 안에서 칩은 450℃의 주변 온도에 노출된다. 물론 레이저를 이용하여 접점들(6)을 국부적으로 템퍼링 처리하는 것이 바람직하다. 레이저를 이용한 전기 접점(6)의 템퍼링 처리는 DE 101413521에 기술되어 있으며, 상기 문서의 공개 내용은 인용을 통해 본 명세서에 포함될 것이다.
뒷면측 또는 앞면측 접점(6)이 상이한 금속 재료들을 포함해야 하는 경우, 개개의 금속 재료들을 함유하는 다수의 층이 제공될 수도 있다. 이 경우, 층 두께들은 아주 얇은 것이 바람직하다. 활성 층 시퀀스(1)의 뒷면측 전기 접촉 후, 금속 층(5) 위에 예컨대 납땜 또는 접착에 의해 지지체(7)가 제공된다. 후속 단계에 서 성장 기판(2)이 제거된다.
활성 층 시퀀스(1)의 앞면측 전기 접촉을 위해, 상기 활성 층 시퀀스(1)의 앞면(12) 위에도 마찬가지로 금속 재료로 형성된 전도성 접점(6)이 제공된다. 활성 층 시퀀스(1)의 앞면(12)이 예컨대 AlGaInP와 같은 n형 인화물-III/V족 화합물 반도체 재료를 함유하면, 금속 재료는 Au 및 Ge를 함유한다. 상기 앞면(12)이 예컨대 GaInN과 같은 n형 질화물-III/V족 화합물 반도체 재료를 함유하는 경우, 금속 재료는 바람직하게 Ti, Al 또는 W를 함유한다. 뒷면측 접점(6)과 마찬가지로 앞면측 접점(6)도, 역시 매우 바람직하게는 레이저를 이용하여, 템퍼링 처리된다.
도 3a, 3b 및 4a 내지 4c에 따른 방법의 또 다른 실시예에서는, 활성 층 시퀀스(1)의 뒷면측 접촉을 위해 상기 활성 층 시퀀스(1) 상에 유전층(3)이 제공된 후 상기 유전층(3) 위에 금속층(5)이 제공된다. 후속 단계에서는 레이저에 의해 유전층(3) 및 금속층(5)의 점처럼 분산된 영역(8)이 가열된다. 그럼으로써 유전층(3)의 재료가 적어도 부분적으로 분해되거나 증발되고, 금속층(5)의 재료가 상기 영역(8)에서 용융됨에 따라, 활성 층 시퀀스(1)의 뒷면(11)에 대해 대체로 옴 특성을 갖는 전도성 접점들(6)이 형성된다. 제 1 실시예에서와 마찬가지로, 이제 금속층(6) 위에 지지체(7)가 제공되고, 성장 기판(2)이 제거된다.
이제, 제 1 실시예에서 기술한 것처럼, 앞면측 접점들(6)이 제공될 수 있다.
활성 층 시퀀스(1)의 앞면(12) 위에 예컨대 상기 활성 층 시퀀스(1)의 보호 또는 칩으로부터의 전자기 방사선 추출 개선에 이용되는 경화 처리된 층 시퀀스(52)의 일부분으로서 하나 이상의 유전층(3)이 존재하는 경우, 상기 활성 층 시퀀 스(1)의 앞면(12)에 대한 전도성 접점(6)은 바람직하게 제 2 실시예에 따른 뒷면측 접점(6)과 동일한 방식으로 제공될 수 있다. 이를 위해 다시 유전층(3) 위에 금속층(5)이 제공되고, 레이저에 의해 상기 하나 이상의 유전층(3) 및 금속층(5)의 점형 분산 영역(8)에 에너지가 공급된다. 그 결과, 유전층(3)의 재료가 다시 적어도 부분적으로 분해되고, 상기 영역(8) 내에서 금속층(5)의 재료가 용융됨에 따라, 활성 층 시퀀스(1)의 앞면(12)에 대해 대체로 옴 특성을 갖는 전도성 접점(6)이 형성된다.
도 1a 내지 1d에 따른 실시예에서처럼, 도 5a 내지 5d에 따른 실시예에서도 성장 기판(2) 위에 전자기 방사선을 방출하기에 적합한 활성 층 시퀀스(1)가 제공된다(도 5a). 이어서, 전술한 실시예들의 경우와는 달리, 예컨대 Ag로 형성된 금속 반사층(5)이 상기 활성 층 시퀀스(1)의 뒷면(11) 위에 제공되며, 상기 반사층(5)은 유전층(3)에 의해 활성 층 시퀀스(1)와 분리되지 않는다. 이 경우, 금속층(5)은 활성 층 시퀀스(1)의 뒷면(11)에 대한 전기 접점(6)이 된다.
또는 활성 층 시퀀스(1)의 뒷면(11)과 금속층(5) 사이에 예컨대 접착 매개를 위한 추가의 층이 배치될 수 있다. 그러한 접착 매개층은 통상 매우 얇아서 단지 수 nm에 지나지 않는다.
활성 층 시퀀스(1)의 뒷면(11)과 금속층(5) 사이에 대체로 옴 특성을 갖는 전기 접점(6)을 형성하기 위해, 도 5b에 개략적으로 도시된 것처럼, 상기 금속층(5)이 레이저에 의해 템퍼링 처리된다.
후속 단계에서는, 이미 전술한 바와 같이, 활성 층 시퀀스(1)의 뒷면(11)에 예컨대 접착제 또는 땜납을 함유한 삽입층(9)을 이용하여 지지체(7)가 고정된다. 이어서 성장 기판(2)이 제거되고, 활성 층 시퀀스(1)의 앞면(12)에 대한 전기 접점(6)이 제공된다. 상기 앞면측 전기 접점(6)은 예컨대 도 2a 및 2b 또는 도 4a 내지 4c에 따른 실시예에서 이미 설명한 것과 같은 방식으로 제공될 수 있다.
본 특허 출원은 독일 특허 출원 제 10 2004 047392.7호 및 제 10 2004 061865.8호의 우선권을 주장하며, 상기 우선권 문서들의 공개 내용은 인용을 통해 본 명세서에 포함될 것이다.
본 발명은 실시예들에 기초한 상기 설명에 의해 제한되는 것은 아니다. 오히려 본 발명은 각각의 새로운 특징뿐만 아니라 특히 청구항의 특징들의 각각의 조합을 내포하는 각각의 특징 조합을 포함하며, 이는 비록 상기 특징들 또는 상기 조합 자체가 청구의 범위 또는 실시예에 명시되어 있지 않더라도 마찬가지다.
Claims (12)
- 전자기 방사선을 발생시키기에 적합한 III/V족 화합물 반도체 재료를 기재로 하는 박막 반도체 칩의 제조 방법으로서,- 전자기 방사선을 발생시키기에 적합한 활성 층 시퀀스(1)를 성장 기판(2) 상에 제공하되, 그 앞면(12)은 상기 성장 기판(2)을 향하게 하고 그 뒷면(11)은 상기 성장 기판(2)의 반대편을 향하도록 하는 단계,- 상기 활성 층 시퀀스(1)의 뒷면(11)에 반사형 층 시퀀스(51)의 일부분으로서 적어도 1개의 유전층(3)을 제공하는 단계,- 상기 유전층(3)의 제한된 체적 영역(8) 내에 레이저를 이용하여 에너지를 공급함으로써 상기 활성 층 시퀀스(1)의 뒷면(11)을 향하는 적어도 1개의 개구(4)를 형성시키는 단계,- 상기 반사형 층 시퀀스(51)의 또 다른 부분으로서 적어도 1개의 금속층(5)을 제공하여 상기 개구(4)를 금속 재료로 적어도 부분적으로 채우고, 상기 활성 층 시퀀스(1)의 뒷면(11)을 향하는 적어도 1개의 뒷면측 전도성 접점(6)을 형성하는 단계,- 상기 반사형 층 시퀀스(51) 상에 지지체(support)(8)를 제공하는 단계, 및- 상기 성장 기판(2)을 제거하는 단계를 포함하는,박막 반도체 칩의 제조 방법.
- 제 1항에 있어서,상기 뒷면측 접점(6)을 템퍼링 처리하는,박막 반도체 칩의 제조 방법.
- 제 2항에 있어서,상기 뒷면측 접점(6)을 레이저를 이용하여 템퍼링 처리하는,박막 반도체 칩의 제조 방법.
- 전자기 방사선을 발생시키기에 적합한 III/V족 화합물 반도체 재료를 기재로 하는 박막 반도체 칩의 제조 방법으로서,- 전자기 방사선을 발생시키기에 적합한 활성 층 시퀀스(1)를 성장 기판(2) 상에 제공하되, 그 앞면(12)은 상기 성장 기판(2)을 향하게 하고 그 뒷면(11)은 상기 성장 기판(2)의 반대편을 향하도록 하는 단계,- 상기 활성 층 시퀀스(1)의 뒷면(11)에 적어도 1개의 금속층(5) 및 적어도 1개의 유전층(3)을 포함하는 반사형 층 시퀀스(51)를 형성하는 단계,- 상기 반사형 층 시퀀스(51)의 적어도 1개의 제한된 체적 영역(6) 내에 레이저를 이용하여 에너지를 공급함으로써, 상기 제한된 체적 영역(8) 내에 상기 활성 층 시퀀스(1)의 뒷면(11)을 향하는 적어도 1개의 뒷면측 전도성 접점(6)을 형성하는 단계,- 상기 반사형 층 시퀀스(51) 상에 지지체(8)를 제공하는 단계, 및- 상기 성장 기판(2)을 제거하는 단계를 포함하는,박막 반도체 칩의 제조 방법.
- 전자기 방사선을 발생시키기에 적합한 III/V족 화합물 반도체 재료를 기재로 하는 박막 반도체 칩의 제조 방법으로서,- 전자기 방사선을 발생시키기에 적합한 활성 층 시퀀스(1)를 성장 기판(2) 상에 제공하되, 그 앞면(12)은 상기 성장 기판(2)을 향하게 하고 그 뒷면(11)은 상기 성장 기판(2)의 반대편을 향하도록 하는 단계,- 상기 활성 층 시퀀스(1)의 뒷면(11)을 향하는 뒷면측 전도성 접점(6)을 형성하는 적어도 1개의 금속 반사층(5)을 제공하는 단계,- 상기 뒷면측 전도성 접점(6)을 레이저를 이용하여 템퍼링 처리하는 단계,- 상기 반사형 층 시퀀스(51) 상에 지지체(8)를 제공하는 단계, 및- 상기 성장 기판(2)을 제거하는 단계를 포함하는,박막 반도체 칩의 제조 방법.
- 제 1항 내지 제 5항 중 어느 한 항에 있어서,상기 활성 층 시퀀스(1)의 앞면(12) 위에 적어도 1개의 유전층(3)을 포함하는 경화 처리된 층 시퀀스(52)가 제공되고,상기 경화 처리된 층 시퀀스(52) 상에 적어도 부분적으로 적어도 1개의 금속층(5)이 제공되며,상기 경화 처리된 층 시퀀스(52) 및 상기 금속층(5)의 횡방향으로 제한된 체적 영역(8)으로 레이저에 의해 에너지가 공급됨에 따라, 상기 활성 층 시퀀스(1)의 앞면(12)에 대해 적어도 1개의 앞면측 전도성 접점(6)이 형성되는,박막 반도체 칩의 제조 방법.
- 제 1항 내지 제 5항 중 어느 한 항에 있어서,상기 활성 층 시퀀스(1)의 앞면(12) 위에 적어도 1개의 앞면측 전도성 접점(6)이 제공되고,상기 앞면측 전도성 접점(6)이 레이저에 의해 템퍼링 처리되는,박막 반도체 칩의 제조 방법.
- 제 1항 내지 제 7항 중 어느 한 항에 있어서,상기 접점(6) 위로 p형의 인화물-III/V족 화합물 반도체 재료 및/또는 p형의 비소화물-III/V족 화합물 반도체 재료를 포함하는 활성 층 시퀀스(1)의 면(11, 12)이 적층되고,상기 접점(6)은 Au와 Zn 중 적어도 1개의 원소를 포함하는,박막 반도체 칩의 제조 방법.
- 제 1항 내지 제 8항 중 어느 한 항에 있어서,상기 접점(6) 위로 n형의 인화물-III/V족 화합물 반도체 재료 및/또는 n형의 비소화물-III/V족 화합물 반도체 재료를 포함하는 활성 층 시퀀스(1)의 면(11, 12)이 적층되고,상기 접점(6)은 Au와 Ge 중 적어도 1개의 원소를 포함하는,박막 반도체 칩의 제조 방법.
- 제 1항 내지 제 9항 중 어느 한 항에 있어서,상기 접점(6) 위로 p형의 질화물-III/V족 화합물 반도체 재료를 포함하는 활성 층 시퀀스(1)의 면(11, 12)이 적층되고,상기 접점(6)은 Pt, Rh, Ni, Au, Ru, Pd, Re 및 Ir 중 적어도 1개의 원소를 포함하는,박막 반도체 칩의 제조 방법.
- 제 1항 내지 제 10항 중 어느 한 항에 있어서,상기 접점(6) 위로 n형의 질화물-III/V족 화합물 반도체 재료를 포함하는 활성 층 시퀀스(1)의 면(11, 12)이 적층되고,상기 접점(6)은 Ti, Al 및 W 중 적어도 1개의 원소를 포함하는,박막 반도체 칩의 제조 방법.
- 제 1항 내지 제 11항 중 어느 한 항에 따른 방법으로 제조된 박막 반도체 칩.
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