KR20070061374A - 기판상에 적어도 하나의 단결정층을 포함하는 소자의 제조방법 - Google Patents

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Abstract

본 발명은 그 위에 적어도 하나의 단결정층이 증착되어 있는 단결정 기판을 포함하는 소자를 위한 제조 방법에 관한 것이며, 본 발명의 방법은, 가스의 플라즈마 내에서 금속 또는 반도체의 분쇄(pulverization)에 의한 단결정층의 증착을 위한 하나 또는 수개의 단계를 포함하고, 원자 증착의 속도가 그들 사이의 원자의 균질화(homogenization) 속도 보다 낮은 것을 특징으로 한다.
단결정, 반도체, 소자, 증착, 실리콘, 게르마늄, 금속, 균질화, 분극화

Description

기판상에 적어도 하나의 단결정층을 포함하는 소자의 제조 방법{METHOD OF MANUFACTURE FOR A COMPONENT INCLUDING AT LEAST ONE SINGLE-CRYSTAL LAYER ON A SUBSTRATE}
도1은 본 발명에 따른 방법을 이용하여 구현되는 소자를 도시한 도면.
도2는 본 발명에 따른 방법을 이용하여 소자를 구현하는 것을 가능하게 하는 시스템을 도시한 도면.
도3은 본 발명에 따른 방법의 여러 단계들의 타임차트를 도시한 도면.
도4는 본 발명에 따른 방법에 따라 수행되는 실리콘 상의 실리콘 적층의 예를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
10:단결정 실리콘 기판
12:절연층
14:단결정 실리콘 및/또는 게르마늄 층
본 발명은 기판 상에 하나 또는 수개의 단결정층들(single-crystal layers)의 중첩(superposition)을 포함하는 소자(component)를 위한 제조 방법에 관한 것이다. 단결정층은 실리콘 및/또는 게르마늄층이거나, 또는 특히 실리콘 산화물(silicon oxide)로 이루어진 절연층도 될 수 있다. 그러므로, 이 제조 방법은 예를 들어, 특히 단결정의 실리콘 및/또는 게르마늄 층이 위에 중첩되어 있는 절연층이 위에 증착된 단결정 실리콘 기판을 포함하는 소자의 제조를 가능하게 한다.
또한, 이러한 방법은 단결정의 실리콘층이 위에 증착된 단결정 실리콘 기판을 포함하는 소자의 제조를 가능하게 한다.
다른 응용예로는, 기판이 금속 산화물 또는 반도체로 이루어진 단결정 절연체이고, 그 위에 예를 들어, 단결정 실리콘 및/또는 게르마늄 층이 증착된 소자가 제조된다.
금속 또는 반도체의 산화물은 일례로 수정(quartz) 또는 사파이어와 같은 절연체이다.
SOI(silicon on insulator) 타입으로 이루어진 기판은 고도의 집적회로(나노 및 마이크로-일렉트릭)의 제조에 이용될 수 있으며, 또한, 불연속성 반도체 소자나 또는 마이크로-시스템 MEMS의 제조에도 이용될 수 있다. 실리콘 기판과 관련하여 SOI 기판을 이용하는 주요 장점 중 하나는 집적회로의 트랜지스터들의 절연성이 개 선된다는 것이며(누설 전류가 작다), 이것은 감소된 에너지 소비에 의해 증명된다. 이러한 절연성 이득은 특히, 지지 기판과 액티브 단결정 실리콘 층 사이에 삽입된 유전체 층으로 인한 것이다. SOI에 기반한 집적회로는 엄격한 조건(온도, 방사선 등)에서의 이용에도 적합하다.
절연체 상의 실리콘 플레이트의 제조를 위해 제안된 많은 기술 중에서도, "SmartCut(TM)" 기술 및 "SIMOX" 기술을 예로 들 수 있다.
SmartCut(TM) 기술은 오늘날 SOI 기판을 제조하기 위한 산업 표준이 되고 있다. 이러한 기술은 표면 상에 열적으로 산화된 단결정 실리콘 기판에 수소를 임플란트함으로써 연약한(fragile) 영역을 생성하는 것을 포함한다. 이렇게 구성된 물질(기판 A)은 미리 열적으로 산화된 제2 기판 B에 분자 접착을 통해 연결된다. 기판 A 내의 연약한 영역의 존재로 인해 용이해지는 기계적 분할 이후에, 3개의 층(Si-SiO2-Si)으로 이루어진 SOI 기판이 얻어진다. 다음에는, 실리콘의 외면층을 얇게 만들 필요가 있으며, 이것은 기계-화학적 연마에 의해 수행된다.
이러한 방법은 아주 복잡하고 비용이 많이 들며, 풀세트의 장치를 필요로 한다. 또한, 이러한 기술은 외면층("active"로 불림)과 산화물층("BOX"로 불림)의 가장 얇은 두께에 한정된다. 실제로, 가장 얇은 두께에 있어서, 기판의 직경에서의 두께의 불균일성은 기판을 이용하여 구현되는 반도체 소자들에 있어 제한적인 요소이다.
SIMOX 기술은 실리콘/실리콘의 실리콘/산화물 적층을 직접 생성하기 위해 단 결정 실리콘 기판의 중심부에 산소 O+ 이온을 임플란트하는 것을 포함한다.
따라서, 산소 이온들이 상부 기판 층을 통과하여 절연층에 도달하게 된다. 이러한 기술의 불편함은 산소 이온들의 통과가 산화물층과 실리콘의 상부층에서 결함을 유발한다는 것이다. 그러므로, 완전히 제거될 수 없는 이러한 결함을 감소시키기 위해 여러 번의 어닐링 공정을 수행할 필요가 있다.
또한, 이러한 기술은 매우 얇은 액티브층 및/또는 매우 얇은 SiO2 층(BOX)을 나타내는 SOI 기판의 구현에는 별로 적합하지 않은 것으로 알려져 있다.
결과적으로, 이러한 기술은 반도체 기술체계의 최근 세대에 이용되는 조립형(composed) 기판에는 이용되지 않는다.
이러한 기술은 특수 장비의 이용과 상당한 에너지 소비를 필요로 한다.
본 발명은 단일 인클로저 내에서 완전한 적층구조를 제조하는 것을 가능하게 하는 방법을 제안함으로써 이러한 불편함 중 적어도 하나를 해결하는 것을 목적으로 한다.
다른 실시예는 그 위에 실리콘 및/또는 단결정 게르마늄 층이 증착된 단결정 절연 기판을 포함하는 조립형 기판 제조 방법에 관련되어 있다. 절연 기판은 예를 들어, 수정(SiO2 실리카 결정 모양)으로 이루어지거나 또는 광학적 특성 및/또는 선택된 전기적 절연성을 가진 다른 타입의 금속 산화물 또는 반도체 산화물로 이루어 진다.
이러한 타입의 조립형 기판은 일반적으로 그 투명한 성질과 그 뛰어난 전기적 절연성을 인정받고 있다. 광전공학(플랫 스크린, CCD 타입의 센서, CMOS 이지 장치), 광자(photon) 및 통신(RF 또는 고주파)을 포함하는 다양한 응용에 이용되는 집적회로를 제조하기 위한 목적으로 이러한 기판 상에 마이크로 또는 나노 일렉트릭 소자들이 구현될 수 있다.
이러한 타입의 조립형 기판은 일반적으로 SmartCut(TM) 기술을 이용하여 제조된다. SOI 기판을 구현하기 위해 주로 이용되는 이러한 기술은 실리콘 및/또는 단결정 게르마늄의 원형 플레이트를 동일한 직경의 실리카로 된 원형 플레이트 상에 접착에 의해 연결하는 것을 포함한다. SOQ를 제조하기 위한 이러한 기술과 관련된 제한조건은 물질의 열팽창 계수의 차이로부터 발생한다.
SmartCut 기술을 이용하는 것에 의해, 실리콘 및/또는 게르마늄의 전사(transfer)는 이러한 층을 위한 소정의 두께를 강요한다.
본 발명은 단일 인클로저 내에서 간단하고 저비용의 방법을 통해 고품질의 기판의 구현을 가능하게 하는 새로운 제조 방법을 제공하는 것을 목적으로 한다.
따라서, 본 발명은 그 위에 적어도 하나의 단결정층이 증착되어 있는 단결정 기판을 포함하는 소자를 위한 제조 방법에 관한 것이며, 이 방법은, 가스 플라즈마 내에서 금속 또는 반도체의 분쇄(pulverization)에 의한 단결정층의 증착을 위한 하나 또는 수개의 단계를 포함하고, 원자 증착의 속도가 그들 사이의 원자의 균질화(homogenization) 속도 보다 낮은 것을 특징으로 한다. 증착 속도는 2-10 nm/min 으로 이루어진다.
이러한 방법은, 보다 느린 증착 속도로 인해 350℃ 내지 500℃ 사이의 저온 에피택시를 구현하는 것을 가능하게 한다. 실제로, 현재의 기술 수준에서, 특히 화학 기상을 통한 증착 타입(CVD)의 방법에서, 이러한 에피택시는 금속 또는 반도체 용해점 근처의 온도, 예를 들어, 약 1000℃에서 구현된다. 이 경우에, 이러한 높은 온도로 인해, 이러한 방법의 단계들 중 하나의 단계 동안에, 그 위에 증착이 이루어진 층에 존재하는 도펀트들(dopants)이 분쇄된 금속이나 또는 예를 들어, 실리콘인 반도체 내부에 다시 분포된다. 이러한 경우에, 전기적 접합을 빈약하게 만들고 계면(interface) 레벨에서 결함을 초래하는 역분포(retro-distribution) 현상이 존재한다. 또한, 이러한 분포로 인해, 증착된 층이 예를 들어, 도펀트 농도에 있어 균질화되지 않는다.
반면에, 여기서 설명되는 방법에서는, 증착 온도가 더욱 낮으며, 이것은 도펀트의 본포 속도를 기존의 기술에 비해 30 또는 40으로 나누는 효과를 갖는다. 결과적으로, 제조된 소자들은 비약적인 전기적 접합을 나타내고, 거의 결함이 없고, 균질화된 층을 갖는다.
또한, 이러한 낮은 증착 속도는 증착되는 금속 또는 반도체나 절연체의 두께, 즉 에피택시의 두께를 완벽하게 제어하는 것을 가능하게 한다. 따라서, 원자층과 유사한 정밀도가 얻어진다.
응용예에서, 이러한 방법은 그 위에 절연층이 증착되고, 그 위에 실리콘 및/또는 게르마늄 층이 중첩된 단결정 실리콘 기판을 포함하는 소자를 제조하기 위해 이용될 수 있으며, 이 방법은 다음의 단계를 포함한다.
- 제1 단계 동안에, 실리콘은 단결정 실리콘 플레이트, 금속 또는 반도체나 절연체 상으로, 그리고 산소 및 아르곤 플라즈마 내로 분쇄되고, 그에 따라 플레이트 상에 산화물층이 생성되어 절연층을 생성하게 된다.
- 제2 단계 동안에, 실리콘 및/또는 게르마늄이 플라즈마를 통해 이러한 산화물층으로 분쇄된다.
보다 일반적인 방식으로, 실시예에 따르면, 단결정 기판으로부터의 단결정 물질은 실리콘, 게르마늄, 및 실리콘 동위원소 28(Si28)이 풍부한 물질을 포함하는 그룹에 포함된다.
이 방법에서는, 예를 들어, 모든 단계들이 동일한 진공 인클로저에서 구현되며, 분쇄되어야 할 금속, 반도체 또는 절연성 타겟뿐만 아니라 증착이 수행되어야 하는 기판도 그 안에 존재한다.
실시예에 따르면, 이러한 제조 방법은 상이한 단계들을 포함하며, 다양한 소자 타입의 제조를 가능하게 한다.
첫번째 예로서, 이러한 방법에서 기판은 단결정 실리콘 기판이고, 이러한 방법은 단결정 실리콘 증착을 위한 단계를 포함한다.
이 경우에, 얻어지는 소자는 서로 다를 수 있는 전기적 특성을 각각 가진 2개의 단결정 실리콘층을 포함한다. 이러한 소자에 대해서는 상세하게 후술된다.
또한, 이러한 제조 방법은 실리콘이 게르마늄으로 대체되거나 이들의 조합에 의해 대체되는 경우에도 적용될 수 있다.
두번째 예로서, 이러한 방법에서 실리콘은 단결정 실리콘 기판이고, 이러한 방법은 증착을 위한 2개의 단계를 포함한다.
- 제1 단계 동안에, 실리콘은 아르곤 및 산소 플라즈마 내로 분쇄되고, 그에 따라 단결정 실리콘 산화물 막을 생성하게 된다.
- 제2 단계 동안에, 실리콘은 아르곤 플라즈마 내로 분쇄되고, 그에 따라 단결정 실리콘 산화물 막을 생성하게 된다.
이 경우에, 제조된 소자는 SOI(Silicon on Insulator) 타입의 소자이다.
이 제조 방법은 또한 GeOI(Germanium on Insulator) 소자의 제조에도 적용될 수 있다.
제3 예로서, 이러한 방법에서 기판은 금속 또는 반도체 산화물 기판이고, 이 방법은 단결정 실리콘 및/또는 게르마늄 증착을 위한 하나의 단계를 포함한다(예를 들어, SOQ(Silicon on Quartz)).
다른 실시예에서, 하나의 단계 동안에 증착되는 물질은 실리콘, 게르마늄, 및 실리콘 동위원소 28(Si28)이 풍부한 물질을 포함하는 그룹에 포함된 반도체 물질이다.
증착 단계 동안에, 단지 실리콘만 분쇄되거나, 또는 게르마늄만 분쇄되거나, 또는 이들 2개의 생성물이 동시에 분쇄되는지에 따라, 생성되는 소자는 각각 SOI, GeOI 또는 SiGeOI가 된다.
플라즈마를 생성하기 위한 목적으로 인클로저 내부로 도입되는 가스는 수행되는 분쇄 단계에 따라 달라진다.
그러므로, 일실시예에서, 증착 단계 동안에 사용되는 플라즈마는 아르곤 또는 산소 플라즈마이다. 이러한 경우에, 증착되는 층은 금속 또는 반도체 산화물 절연층이다.
다른 실시예에서, 증착 단계 동안에 사용되는 플라즈마는 아르곤 플라즈마이고, 증착되는 층은 단결정 금속 또는 반도체 층이 된다.
이 경우에, 예를 들어, 제1 단계 동안에는 산소와 아르곤이 동시에 주입되고, 다음에 제2 단계로 진행할 때, 산소 주입이 중단된다.
일실시예에서, 증착 원자들의 속도가 이들 원자들의 균질화 속도보다 더 낮게 되도록 위해, 플라즈마 생성 소스가 상이한 분쇄를 위해 작용하는 타겟들의 분극화를 제어하기 위해 이용되는 것과 다른 수단에 의해 제어되며, 특히, 타겟이나 기판 홀더와 다른 전극에 의해 제어된다.
그러므로, 한편으로는 분쇄를 위해 작용하는 이온들의 생성과 다른 한편으로는 타겟의 분극화 사이에 분리적인 공정이 존재하며, 이러한 분극화(polarization)가 분쇄 출력을 결정한다. 이러한 분리적인 공정은 분극화된 이온들을 산화물층으로 보냄으로써 이러한 층에 충돌할 때 그들의 활동력(kinetic force)을 상실하도록 하여 균질화 속도를 변화시키는 것이 가능하며, 따라서 증착되는 원자들의 이동도(mobility)를 증가시키는 것이 가능하다.
일실시예에서, 사용되는 플라즈마는 유전체를 통해 예를 들어, 0.1-100 MHz의 주파수 범위에서 방출하는 외부 공중선에 의해 생성되는 유도성(inductive) 플라즈마이다.
그러므로, ICP(inductive coupling plasma) 타입 또는 TCP(transforming coupling plasma) 타입의 플라즈마가 생성될 수 있다. 이러한 방식으로, 가장 균질화된 플라즈마를 보장하는 것을 선택하기 위해 수개의 구성 중에서 공중선의 기하학적 구조가 선택될 수 있다.
또한, 외부 공중선을 이용한다는 사실은 공중선 및/또는 유전체로부터의 기생성분으로 인해 플로즈마로부터 금속 오염의 위험성을 감소시키는 것을 가능하게 한다. 그러므로, 일실시예에서 유리와 같은 비금속 물질에 유전체를 이용하는 것이 유용하다.
일실싱예에서, 분쇄를 위해 사용되는 타겟은 RF 타입의 분극화, 직류(DC) 분극화, 또는 맥동 직류(pulsating direct current) 분극화를 포함하는 그룹에 포함된 분극화를 이용하여 분극화된다.
이러한 마지막 경우에, 각각의 전압 펄스는 반도체 또는 절연 물질 상에서 분쇄를 유지하기 위해 포지티브 전압 스윙을 갖는 것이 필요하다. 펄스형 직류에 의한 분극화는 특히 낮은 전도성 물질에 대한 캐소드 스퍼터링(cathod sputtering)을 안정화시키는 것을 가능하게 한다. RF 분극화는 절연물질에 적합하다.
일실시예에서, 전술한 방법의 제1 단계는 단결정 실리콘 기판 상에 산화물층을 증착하는 단계로 이루어진다. 일반적으로, 사용되는 기판은 시장에서 입수가능하며, 따라서 산화물에 의해 보호되는 실리콘 플레이트로 이루어진다. 이 경우뿐만 아니라, 다른 실시예에서도, 기판 상에, 특히 단결정 실리콘 플레이트 상에 존재하는 산화물을 제거하는 예비 단계를 방법에 추가하는 것이 유용하다. 이렇게 하기 위해, 예를 들어, "Radio Corporation of America"에 의해 개발된 RCA 클리닝과 같은 화학적 클리닝의 공지된 방법이 이용될 수 있다. 다른 실시예에서, 클리닝은 30초 내지 5분까지 변화되는 시간에 걸쳐 RTP(rapid annealing process)에 의해 수행된다.
이러한 예비 단계는 또한 본 발명의 다른 바람직한 실시예에서도 수행될 수 있다.
또한, 일단 소자가 완료되면, 즉 모든 증착이 수행되면, 소자의 외부 표면에 보호층을 증착하는 것이 유용하다. 그러므로, 일실시예에서의 방법은 소자의 상부층에 소자를 보호하기 위한 목적으로 패시베이션층을 증착하는 최종 단계를 포함한다. "배리어층"으로 불리는 이러한 층은 절연체 상의 실리콘 및/또는 게르마늄 소자의 품질에 영향을 줄 수 있는 불순물의 통과를 방지하는 것을 가능하게 한다. 상부층은 예를 들어, 단결정 실리콘 또는 게르마늄 층이다.
이러한 패시베이션층을 구현하는 다양한 방법이 이 기술분야에 이미 알려져 있다. 예를 들어, 패시베이션층은 수소 플라즈마 내로 실리콘 및/또는 게르마늄을 분쇄함으로써 수행된다. 이러한 가능성은 실리콘 및/또는 게르마늄 산화물층을 증착하기 위해 사용되는 것과 유사한 방법을 이용하기 때문에 어떤 특수 장비를 필요로 하지 않는다는 장점을 갖는다.
다른 해결책은 플라즈마 상태가 아닌 가스의 형태로 직접 원자 수소를 도입하는 것이다. 이 경우에, 수소는 실리콘 및/또는 게리마늄과 직접 반응하여, 패시베이션 수소화물 막을 형성하게 된다.
SOI 타입의 소자를 구형하기 위해 공정이 이용되는 경우에, 가능한 한 가장 간단하고 비용이 적게 드는 제조 방법을 위해, 모든 단계 동안에 분쇄되는 금속 또는 반도체는 일실시예에서 실리콘인 것이 유용하다. 따라서, 다양한 증착을 구현하기 위해 단일의 분쇄 타겟이면 충분하다. 이 경우에, 절연층을 형성하기 위해 생성되는 산화물은 실리콘 산화물이다.
이러한 구성에서 생성되는 소자는 실리콘/실리콘 및/또는 게르마늄에 대한 실리콘/산화물 적층을 포함하며, 이것은 집적회로 산업에서 오늘날 가장 일반적으로 사용되는 적층구조이다.
한편, 소자가 수용가능한 전력을 갖고, 절연층이 전류 통과를 허용하지 않으면서 매우 얇게 되도록, 실리콘 산화물이 매우 낮은 유전율을 갖고, 3.9의 유전상수 K를 갖는 것이 요구된다. 그러나, 예를 들어, 50nm 이하의 두께를 갖는 이러한 층의 구현은 비교적 복잡하며, 그 이유는 전류의 상당한 손실을 방지하기 위해 실리콘 표면이 완전히 덮여지기 때문이다. 그러므로, 극도로 정밀하고 정확한 제조를 진행할 필요가 있다.
이러한 불편함에 대한 하나의 해결책은 금속 또는 반도체 산화물이 증착되는 단계에서, 예를 들어, 유전상수 K가 15-30 사이에 있는 높은 유전율을 가진 산화물을 생성하는 것이다.
이러한 높은 유전율을 가진 산화물은 양호한 전기적 용량을 유지하면서, 보다 두꺼운 층을 구현하는 것을 가능하게 하며, 제조 공정이 용이하게 되고, 따라서 보다 좋은 품질의 층을 제조할 수 있게 된다.
또한, 실리콘 산화물은 실리콘과 관련하여, 약 9.5%의 비교적 중요한 메쉬 불일치(mesh discrepancy)를 나타낸다. 이러한 메쉬 불일치는 기판 상에서 단결정 실리콘 및/또는 게르마늄의 성장을 허용하기 위해 사용되는 에피택시에 있어서 더욱 곤란한 기폭제(priming)를 초래한다. 또한, 실리콘/산화물 계면은 많은 구조적 결함을 나타낸다.
이러한 계면의 결정성을 향상시키기 위해, 일실시예서 제1 단계 동안에, 이러한 산화물과 실리콘 및/또는 게르마늄 사이의 메쉬 불일치가 6% 보다 낮게 되도록 산화물을 생성하는 것이 유용하다.
그러므로, 선택된 실시예에 따르면, 생성되는 산화물은 란타늄 알루미네이트(lanthanum aluminate)(LaAlO3), 이트륨(yttrium) 산화물에 의해 안정화된 지르코늄 산화물(ZrO2), Y2O3(YZS), 및 세륨(cerium) 산화물(CeO2)로 이루어진 그룹에 포함된다.
지르코늄 산화물에 존재하는 이트륨 산화물의 양은 일반적으로 수%, 예를 들어, 8% 정도이다.
이러한 상이한 산화물들은 전술한 2가지 특성을 나타내는데, 이들 산화물은 높은 유전율을 가지며, 실리콘과의 메쉬 불일치는 각각 1.2%, 5.35% 및 0.35%이다.
전술한 제조 방법은 절연체 상의 실리콘, 절연체 상의 게르마늄, 및/또는 절연체 상의 실리콘-게르마늄 구조의 비교적 큰 소자를 구현하는 것을 가능하게 한다. 예를 들어, 일실시예에서 생성되는 소자는 디스크 형상을 가지며, 50mm 또는 그 이상의 직경을 갖는다.
이러한 소자는 실리콘 및/또는 게르마늄 도펀트를 이용하여 집적회로를 제조하기 위한 기초로서 작용한다.
양호한 품질의 회로를 보장하기 위해, 증착되어 제조된 소자를 구성하는 층들의 적절한 안정화를 보장하는 것이 필요하다. 이를 수행하기 위해, 일실시예에서의 방법은 하나 또는 수개의 어닐링 단계를 포함한다.
본 발명은 또한, 전술한 타입의 방법에 의해 제조되는 소자와 동일한 특성을 가진 소자에 관한 것이다.
본 발명의 다른 특징 및 장점은 바람직한 실시예의 상세한 설명으로 알 수 있게 된다.
도1은 본 발명에 따른 제조 방법에 의해 얻어지는 소자를 단면으로 도시한 것이며, 이러한 소자는 50mm 또는 그 이상의 직경의 디스크 형상을 갖는다.
이러한 소자는 예를 들어, 시장에서 입수가능한 실리콘 플레이트와 같은 단결정 실리콘 기판(10)을 포함한다. 이러한 플레이트 상의 산화물은 미리 클리닝된다. 또한, 소자는 실리콘 산화물(SiO2), 란타늄 알루미네이트(lanthanum aluminate)(LaAlO3), 이트륨(yttrium) 산화물에 의해 안정화된 지르코늄 산화물(ZrO2), Y2O3(YZS), 또는 세륨(cerium) 산화물(CeO2)과 같이 플라즈마 분쇄(plasma pulverization)에 의해 증착된 산화물로 이루어진 절연층(12)을 포함한다. 이러한 절연층(12)은 300nm의 두께를 갖는다.
도1에서 마지막 층(14)은 플라즈마 분쇄에 의해 증착된 단결정 실리콘 및/또는 게르마늄 층이며, 100nm의 두께를 갖는다.
마지막 층이 단결정 실리콘층인 경우에, 이러한 실리콘은 도핑될 수 있다.
이러한 소자의 제조는 도2에 도시된 바와 같이, 진공 인클로저(enclosure)(30)에서 수행된다. 이러한 인클로저 내의 압력은 예를 들어, 약 0.1 내지 1 Pa이다. 인클로저(30)에서, 실리콘 플레이트(16)의 형상으로 단결정 실리콘 기판이 있는 것을 볼 수 있다. 이러한 실리콘 플레이트는 소자의 상이한 층들을 생성하기 위한 증착물(deposits)을 수용하기 위한 베이스로서 작용한다. 이 플레이트(16)는 온도를 조절하기 위한 수단(18)까지 연결되어 있으며, 이러한 온도는 제조 동안에 600℃를 초과하지 않는다.
보다 정확하게는, 기판의 온도는 대체로 375-450℃ 사이에서 유지된다. 일례로, 기판의 온도가 300℃ 아래로 내려갈 수도 있다.
플라즈마 생성 장치는 표면들에 의해 플라즈마가 금속 오염되는 것을 방지하기 위해, 유리와 같은 비금속 재료 내에 통합된 RF 공중선(radio frequency aerial)(20) 및 유전체(22)를 포함한다. 다른 실시예에서는, 유전체 튜브 주위에 감겨져 있는 나선형 공중선이 이용될 수 있다.
이 경우에, 만들어지는 소자는 실리콘/실리콘 상의 실리콘/산화물 적층이 되게 된다. 이를 위해, 인클로저(30)는 단결정 실리콘 타겟(24)을 포함한다. 다른 적 층을 구현하기 위해서는, 하나 또는 수개의 금속 또는 반도체 또는 절연 타겟이 원하는 산화물에 대응하도록 인클로저 내부에 설치되어야 한다.
이러한 타겟(24)은 플라즈마 생성 수단(20,22)으로부터 독립적인 분극화(polarization) 수단(26)을 이용하여 구현된다. 일례로, 타겟은 "펄스형(pulsed) DC" 타입의 펄스형 직류 발생기로 분극화된다.
플라즈마에 의한 다양한 층의 증착을 수행하기 위해, 미리 정의된 시퀀스에 따라 가스(28)가 연속적으로 도입되어야 한다.
이러한 시퀀스의 일례가 도3에 도시되어 있다. 이 도면은 제조 방법의 상이한 단계(타임차트 32), 인클로저 내로 아르곤 가스를 도입하는 시퀀스(타임차트 34), 인클로저 내로 산소를 도입하는 시퀀스(타임차트 36), 및 인클로저 내로 수소를 도입하는 시퀀스(타임차트 38)를 각각 나타내는 타임차트들을 도시하고 있다.
도시된 제1 단계(32a)는 실리콘 기판(16) 상에 실리콘 산화물 층을 증착하기 위한 단계이다. 이를 수행하기 위해, 아르곤(34a)과 산소(36a)가 인클로저(30) 내로 도입되고, 플라즈마 생성 수단(20,22)을 이용하여 플라즈마로 변환된다.
아르곤 이온에 의한 타겟(24)의 분극화로부터 주로 생성되는 실리콘 증기(vapour)와 산소 이온 사이에서 발생하는 화학 반응은 플라즈마 내로 실리콘이 이동하는 동안에 실리콘 산화물(SiO)을 생성하는 효과를 갖는다.
이러한 산화물이 기판(16)에 도달하면, 실리콘 산화물(SiO2)을 형성하도록 원자들(atoms)이 재배열된다. 시간 t1에서, 절연층이 원하는 두께에 따라 증착되 고, 제조 방법의 다음 단계(32b)로 진행하게 된다.
다음에, 인클로저(30) 내로 산소의 도입이 중단되고, 아르곤만 남아있게 된다.
이러한 아르곤은 이전에 증착된 절연층 상에 단결정 실리콘 층을 증착하기 위해 타겟 실리콘을 플라즈마에 의해 분쇄하는 것을 가능하게 한다.
시간 t2는 순수 실리콘 증착 단계의 종료를 나타낸다. 따라서, 소자가 완료된다.
그러나, 단계(32c) 동안에 "패시베이션 층"으로 불리는 추가적인 층을 증착하는 것이 유용하다.
소자를 부식으로부터 보호하기 위한 이러한 층은 인클로저 내로 원자 수소를 도입함으로써 구현되며(38a), 이 원자 수소는 실리콘 및/또는 게르마늄의 외표면 상의 원자들과 반응하여 실리콘-수소 및/또는 게르마늄-수소 보호막을 생성하게 된다.
일단 방법의 절차가 시간 t3에서 종료되면, 인클로저 내로 수소 도입이 중단된다.
이 방법을 구현하기 위한 총시간은 선택된 증착 속도에 따라 1분 30초에서부터 15분까지 변화될 수 있다.
실리콘 증착 속도는 예를 들어, 마이크로-결정(micro-crystal) 증착에 있어서는 250 nm/min, 그리고 단결정 증착에 있어서는 2-10 nm/min이다
따라서, 전술한 바와 같이, 본 발명에 따른 방법은 상이한 형태의 소자들, 특히 단결정 실리콘 기판 상에 증착된 단결정 실리콘 층을 포함하는 소자들을 구현하기 위해 이용될 수 있다.
도4는 트랜스미션을 구비한 전자현미경을 이용하여 관찰한 소자의 일례를 도시한 것이다.
이 도면에서, 단결정 실리콘 기판(40)을 볼 수 있으며, 그 위에 플라즈마 분쇄를 통해 성장하도록 만들어진 단결정 실리콘 층(41) 또는 에피택시가 있는 것을 볼 수 있다.
이들 2개 층의 전기적 특성은 서로 달라질 수 있는데, 예를 들어, 기판이 센티미터 당 5-10 ohms의 저항을 갖도록 할 수도 있고, 센티미터 당 약 100 ohms의 저항을 갖고 크기가 더 큰 에피택셜 실리콘 층을 만드는 것도 가능하다. 실시예에 따르면, 본 발명의 방법의 절차 동안에 증착되는 실리콘은 도펀트에 따라 N형 또는 P형으로 이루어질 수 있다.
이 도면에서, 분쇄에 의해 증착된 실리콘 원자들이 기판의 원자들과의 완전한 레이아웃을 형성하도록 재배열되고 균질화되었다는(homogenized) 것을 분명하게 볼 수 있다.
본 발명에 따르면, 기판상에 적어도 하나의 단결정층을 포함하는 소자의 제조 방법이 제공되며, 단일 인클로저 내에서 완전한 적층구조를 제조하는 것을 가능하게 하고, 증착된 실리콘 원자들이 기판의 원자들과의 완전한 레이아웃을 형성하 도록 재배열되고 균질화될 수 있게 된다.

Claims (22)

  1. 그 위에 적어도 하나의 단결정층이 증착되어 있는 단결정 기판을 포함하는 소자를 위한 제조 방법에 있어서,
    가스의 플라즈마 내에 금속 또는 반도체의 분쇄(pulverization)에 의한 단결정층의 증착을 위한 하나 또는 수개의 단계를 포함하고,
    원자 증착의 속도가 그들 사이의 원자의 균질화(homogenization) 속도 보다 낮은
    소자 제조 방법.
  2. 제1항에 있어서,
    상기 분쇄를 위해 이용되는 타겟은 직류(DC) 타입 또는 맥동 직류, 또는 RF의 분극화(polarization)를 포함하는 그룹에 포함된 분극화를 이용하여 분극화되는
    소자 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 단결정 기판을 위한 단결정 물질은 실리콘, 게르마늄, 및 실리콘 동위원소 28(Si28)이 풍부한 물질로 이루어진 그룹에 포함된
    소자 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    하나의 단계 동안에 증착되는 물질은 실리콘, 게르마늄, 및 실리콘 동위원소 28(Si28)이 풍부한 물질로 이루어진 그룹에 포함된
    소자 제조 방법.
  5. 선행항 중 어느 한 항에 있어서,
    하나의 단계 동안에 사용되는 플라즈마는 아르곤 및 산소로 이루어진 플라즈마이고, 그에 따라 증착되는 층은 금속 또는 반도체의 산화물로 이루어진 절연층인
    소자 제조 방법.
  6. 선행항 중 어느 한 항에 있어서,
    하나의 단계 동안에 사용되는 플라즈마는 아르곤으로 이루어진 플라즈마이고, 그에 따라 증착되는 층은 단결정 금속 또는 반도체 층인
    소자 제조 방법.
  7. 선행항 중 어느 한 항에 있어서,
    상기 기판은 단결정 실리콘 기판이고,
    상기 방법은 단결정 실리콘 증착을 위한 단계를 포함하는
    소자 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    반도체의 단결정 기판 상에 금속 또는 반도체의 산화물의 절연성 단결정 층의 증착을 포함하는
    소자 제조 방법.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 기판은 단결정 실리콘 기판이고,
    상기 방법은 증착을 위한 2개의 단계:
    실리콘은 아르곤 및 산소 플라즈마 내로 분쇄되고, 그에 따라 단결정 실리콘 산화물층 생성하는 제1 단계; 및
    실리콘은 아르곤 플라즈마 내로 분쇄되고, 그에 따라 단결정 실리콘 산화물층을 생성하는 제2 단계를 포함하는
    소자 제조 방법.
  10. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 단결정 기판은 수정(quartz) 또는 사파이어와 같은 절연성인 금속 또는 반도체의 산화물 기판이고,
    상기 방법은 실리콘 및/또는 게르마늄 단결정 증착을 위한 단계를 포함하는
    소자 제조 방법.
  11. 선행항 중 어느 한 항에 있어서,
    사용되는 플라즈마는 유전체를 통해 외부 공중선에 의해 생성되는 유도성 플라즈마인
    소자 제조 방법.
  12. 제11항에 있어서,
    상기 플라즈마의 생성 소스는 타겟이나 기판 홀더와 다른 전극에 의해, 상이한 분쇄를 위해 작용하는 타겟의 분극화에 의해 독립적으로 제어되는
    소자 제조 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 외부 공중선은 0.1 내지 100 MHz의 주파수 범위에서 방출하는
    소자 제조 방법.
  14. 선행항 중 어느 한 항에 있어서,
    단결정 실리콘의 플레이트 상에 존재하는 산화물을 제거하는 예비 단계
    를 포함하는 소자 제조 방법.
  15. 선행항 중 어느 한 항에 있어서,
    소자를 보호하기 위한 패시베이션 층을 위한 제조의 최종 단계
    를 포함하는 소자 제조 방법.
  16. 제15항에 있어서,
    상기 패시베이션 층은 수소 플라즈마 내로 실리콘 및/또는 게르마늄을 분쇄함으로써 수행되는
    소자 제조 방법.
  17. 선행항 중 어느 한 항에 있어서,
    산화물 층이 증착될 때, 생성되는 산화물은 예를 들어, 유전 상수 K가 15 내지 30 사이에 있는 높은 유전율을 가진 산화물인
    소자 제조 방법.
  18. 선행항 중 어느 한 항에 있어서,
    분쇄의 제1 단계 동안에 생성되는 산화물은 그 산화물과 실리콘 및/또는 게르마늄 사이의 메쉬 불일치가 6% 보다 낮게 되도록 구성된
    소자 제조 방법.
  19. 선행항 중 어느 한 항에 있어서,
    상기 생성되는 산화물은 란타늄 알루미네이트(lanthanum aluminate)(LaAlO3), 이트륨(yttrium) 산화물에 의해 안정화된 지르코늄 산화물(ZrO2), Y2O3(YZS), 및 세륨(cerium) 산화물(CeO2)로 이루어진 그룹에 포함된
    소자 제조 방법.
  20. 선행항 중 어느 한 항에 있어서,
    증착되는 층들의 안정화를 가능하게 하기 위해, 하나 또는 수개의 어닐링 단계
    를 포함하는 소자 제조 방법.
  21. 선행항 중 어느 한 항에 있어서,
    상기 생성되는 소자는 디스크 형상으로 되어 있고, 50mm 또는 그 이상의 직경을 갖는
    소자 제조 방법.
  22. 선행항 중 어느 한 항에 따른 공정에 의해 제조되는 소자와 동일한 사양을 가진 소자.
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* Cited by examiner, † Cited by third party
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US9349604B2 (en) * 2013-10-20 2016-05-24 Tokyo Electron Limited Use of topography to direct assembly of block copolymers in grapho-epitaxial applications
US9793137B2 (en) 2013-10-20 2017-10-17 Tokyo Electron Limited Use of grapho-epitaxial directed self-assembly applications to precisely cut logic lines
US9947597B2 (en) 2016-03-31 2018-04-17 Tokyo Electron Limited Defectivity metrology during DSA patterning
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5380683A (en) * 1992-10-02 1995-01-10 United Technologies Corporation Ionized cluster beam deposition of sapphire and silicon layers
JP3419899B2 (ja) * 1994-07-26 2003-06-23 東京エレクトロン株式会社 スパッタリング方法及びスパッタリング装置
JPH10265948A (ja) * 1997-03-25 1998-10-06 Rohm Co Ltd 半導体装置用基板およびその製法
JP2004071696A (ja) * 2002-08-02 2004-03-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

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