KR20070057062A

KR20070057062A - 감소된 대기시간과 광대역의 펄스 밀도 변조디지털-아날로그 컨버터를 구현하는 방법 및 시스템

Info

Publication number: KR20070057062A
Application number: KR1020060120244A
Authority: KR
Inventors: 존 에이. 딕키; 폴 비. 듀퓨이스
Original assignee: 허니웰 인터내셔널 인코포레이티드
Priority date: 2005-11-30
Filing date: 2006-11-30
Publication date: 2007-06-04
Also published as: EP1793501B1; EP1793501A1; DE602006002349D1; US7183959B1; JP2007159128A

Abstract

본 발명의 일 측면에 따르면, 본 발명은, 짧은 대기시간과 광대역으로 숫자 디지털 값을 펄스 밀도 변조 아날로그 출력 신호로 변환하는 방법 및 시스템을 구현한다. 시스템 클럭 주파수에 더욱 가까운 최저 출력 주파수를 갖는 출력 신호는 전통적인 접근 방식보다 더 넓은 대역과 더 단순화된 구현을 가능하게 한다. 상기 방법은 브레젠햄 라인 작도 알고리즘의 적용에 부분적으로 기초를 둔다.

디지털-아날로그 변환기, 브레젠햄 알고리즘, PDM

Description

감소된 대기시간과 광대역의 펄스 밀도 변조 디지털-아날로그 컨버터를 구현하는 방법 및 시스템{METHOD AND SYSTEM FOR IMPLEMENTING A REDUCED LATENCY, WIDEBAND PULSE DENSITY MODULTION DIGITAL TO ANALOG CONVERTER}

이하, 본 발명은 유사한 도면 부호가 유사한 구성요소를 나타내는 다음의 도면과 관련하여 본 발명이 설명될 것이다.

도 1은 숫자 디지털 신호를 펄스 밀도 변조 아날로그 출력 신호로 변환하는 방법 및/또는 시스템을 도시하는 플로우차트이다.

도 2는 디지털 입력에 대응하는 브레젠헴(Bresenham) 알고리즘 벡터를 도시한 그래프이다.

도 3은 도 1에 도시된 방법 및/또는 시스템에서 n=8을 사용하는 예시적인 래치 상태 시퀀스를 표시하는 도표이다.

도 4는 입력 클럭 신호와 도 3에 리스트된 데이터에 따라 도 1에 도시된 방법 및/또는 시스템에 의해 생성된 펄스 밀도 변조 출력 사이의 관계를 시간에 따라 예시적으로 보여주는 그래프이다..

도 5는 본 발명의 일 실시예에 따른 최대 상태 구간과 입력 데이터의 관계를 도시하는 그래프이다.

도 6은 본 발명의 일 실시예에 따라 도 1에 도시된 방법 및/또는 시스템을 사용하는 아날로그-디지털 변환기의 개념도이다.

본 발명은, 일반적으로, 디지털 신호를 펄스 변조 신호로 변환하는 방법 및 시스템에 관한 것으로, 더욱 상세하게는, 라인을 작도하는데 널리 사용되는 알고리즘을 이용함으로써, 디지털 신호를 펄스 밀도 또는 펄스 분포 변조(PDM) 신호로 변환하는 방법 및 시스템에 관한 것이다.

다양한 현대 기술에 사용되는 많은 전기 회로들은 디지털 및 아날로그 회로를 필요로 한다. 아날로그 신호 및 디지털 신호 사이의 변환을 위해, 많은 회로들은 아날로그-디지털 변환기와 디지털-아날로그 변환기를 포함한다. 아날로그 신호와 디지털 신호 사이의 변환에 일반적으로 사용되는 방법 중의 하나는 펄스 분포 또는 밀도 변조(pulse distribution or density distributioin, PDM)이다.

디지털 신호를 아날로그 신호로 변환할 때, PDM은 다중 비트의 병렬 디지털 입력 신호를 수신하고, 상기 디지털 입력을 연속되는 0 및 1로 구성되는 이진 출력 신호로 변환한다. 각 0과 1은 클럭 신호에 의해 설정된 주파수에 따라 생성된다. PDM 신호를 아날로그 신호로 다시 변환하기 위해서는, 연속되는 1과 0의 값을 아날 로그 신호로 본질적으로 "평균"하는 로우 패스 필터가 종종 사용된다.

일반적으로, 펄스 레이트에 대한 클럭 주파수의 비율은 1000 대 1과 같이 매우 높다. 그 결과, 가용 대역은 그 폭이 클럭 주파수보다 몇 차수 낮다.

따라서, 출력 PDM 신호의 기본 주파수에 대한 시스템 클럭 주파수의 비율로 PDM 신호를 생성하는 방법을 제공하는 것이 바람직하다. 또한, 본 발명의 다른 바람직한 특징 및 특성은 첨부된 도면과 전술한 기술분야 및 배경기술과 관련된 다음의 발명의 상세한 설명과 첨부되는 청구범위로부터 자명해질 것이다.

디지털 신호를 펄스 밀도 변조 신호로 변화하는 방법이 제공된다. 상기 방법은, 제1 수를 나타내는 디지털 입력 신호를 수신하는 단계와, 상기 제1 수와, 래치 기능에서 저장 가능한 숫자 상태의 전체 개수와 동일한 수인 기설정된 수의 차에서 제2 수를 계산하는 단계와, 제1 또는 제2 숫자 부호를 갖는, 상기 제1 및 제2 수의 합을 계산하는 단계 및 상기 합의 숫자 부호에 부분적으로 기초한 펄스 변조 신호의 일부를 생성하는 단계를 포함한다.

다음의 상세한 설명은 본질적으로 단지 예시적인 것이며, 본 발명이나 본 발 명의 응용과 이용을 한정하기 위한 것이 아니다. 또한, 전술한 기술분야, 배경기술, 발명의 상세한 설명 및 후술되는 실시예에 제시된, 표현되거나 암시되는 어떠한 이론에 의해서도 한정되지 않는다. 또한, 도 1 내지 도 6은 단순히 설명적인 것이며, 척도에 따라 작도되지 않을 수 있다.

도 1 내지 도 5는 디지털 신호를, 평균하였을 때 래치가 얻을 수 있는 최대 2의 보수 값(이것은 분모가 된다)에 대한 숫자 디지털 신호(즉, 분자)의 비를 나타내는 펄스 밀도 또는 분포 변도(PDM) 신호로 변환하는 방법 및 시스템을 도시한다. 제1 숫자 값을 갖는 디지털 입력이 클럭 신호에 따라 수신된다. 제2 숫자 값은 입력 디지털 워드(word)의 숫자 값과 상기 PDM 신호의 시간 해상도(temporal resolution)를 나타내는 기설정된 숫자 값 사이의 차에 의해 결정된다. 상기 제1 및 제2 숫자 값에 대한 급수(series)의 전체 합은 각 클럭 입력에서, 상기 합이 음수인 경우 상기 제1 숫자 값을 상기 합에 더하고, 상기 합이 양수인 경우 상기 제2 숫자 값을 상기 합에 더하는 것에 의하여 유지된다. 출력 상태는 각 클럭 입력에서 생성된다. 출력 상태의 시간 분포(temporal distribution)는 PDM 출력 신호를 구성한다. 상기 출력 상태는 상기 합이 양수이면 제1 값을 가지고, 상기 합이 음수이면 제2 값을 가진다, 상기 방법은 디지털 신호를 PDM 신호로 변환하는데 브레젠햄 라인 작도 알고리즘(Bresenham's line drawing algorithm)을 사용할 수 있다. 상기 방법은 디지털-아날로그 변환기를 직접 구현한다. 또한, 도 6에 도시된 바와 같이, 상기 방법 및 시스템은 아날로그-디지털 신호 변환기를 구현하기 위해 피드백 루프를 사용할 수 있다.

도 1은 본 발명의 일 실시예에 따라, 디지털 신호를 PDM 신호로 변환하는 방법 및/또는 시스템(10)을 도시한다. 상기 시스템(10)은 데이터 계산기(12), 제1 데이터 선택기(14), 제2 데이터 선택기(16), 누산기(accumulator)(18) 및 데이터 저장 장치(20)를 포함한다. 도 1에 도시된 시스템(10)은 전체 또는 일부가 ASIC(Appplication Specific Integrating Circuit), FPGA(Field Programmable Gate Array)와 같은 다양한 회로 및 집적 회로를 포함하는 전자 소자를 사용하거나 컴퓨터 시스템에 의해 실행되도록 컴퓨터가 읽을 수 있는 매체 상에 저장된 명령어에 기초를 둔 소프트웨어 또는 펌웨어를 사용하여 구현될 수 있다.

도 1에 도시된 바와 같이, 디지털 입력 워드 "A"(22)는 데이터 계산기(12)와 제1 데이터 선택기(14)에 의하여 수신된다. 표시된 바와 같이, 상기 데이터 계산기는 가능한 숫자인 2ⁿ에 대응하는 레지스터 폭의 비트 값인 n에 대하여 B=A-2ⁿ이 되는 "B" 값을 계산한다. 바람직한 실시형태에서는, 후술되는 바와 같이, 상기 레지스터는 2ⁿ⁺¹숫자 상태에 대응하는 N+1 비트를 가져야만 한다는 것에 주의해야한다. A와 B 모두는, A 또는 B를 조건에 따라 선택하여 누산기(18)로 공급하는 제1 데이터 선택기(14)로 공급된다. 누산기(18)는 상기 제1 데이터 선택기(14)로부터 공급된 A 및 B 값의 현재 합(running summation)을 유지한다. 즉, A 또는 B가 상기 누산기로 공급되고, 공급된 값(A 또는 B 중 하나)이 상기 합(즉, "현재 수(running total)")에 더해진다.

A 및 B 값과 이전의 누산기 데이터 저장 결과의 현재 합은 누산기(18)에서 데이터 저장 장치(20)로 공급된다. 상기 데이터 저장 장치(20)는 하드웨어 "래치"로 구현되거나, 시스템 클럭 신호(24)의 수신에 따라 상기 누산기의 출력 데이터를 유지하는 기타 저장 수단으로 구현될 수 있다. 따라서, 도 1에 도시된 예시에서, 래치(20)는 시스템 클럭 신호(24)의 각 주기마다 그 값을 업데이트한다. 상기 클럭은 상기 누산기의 캐리 비트 상태에 의해 제어되는 현재 합을 각 클럭과 동시에 갱신한다. 이 예시에서, 가능한 시간 상태(temporal)의 수는 256(즉, 2⁸)이다. 또한, 카운터 값이 음의 최대치인 경우 부호 비트를 유지하거나, 후술되는 바와 같이 특정 한계 사이의 동작 듀티 사이클을 제한하기 위하여 필요한 추가 비트를 제공하기 위하여, 상기 래치(20)의 저장용량은 상기 카운터의 계수보다 1비트(n+1) 또는 특별한 경우에는 2비트(n+2) 더 큰 것이 바람직하다.

도 1에 도시된 바와 같이, 저장된 값은 누산기(18)로 다시 공급되고, 저정된 값의 부호 비트(즉, 양(+) 또는 음(-)을 나타내는 비트)는 제1 데이터 선택기(14)와 제2 데이터 선택기(16)로 공급된다. 래치(20)에 현재 저장된 값이 양수이면, 제1 데이터 선택기(14)는 B값을 선택하고, 상기 B값은 누산기(18)에 의하여 현재 저장된 값에 더해지고 상기 래치(20)로 공급된다. 래치(20)에 현재 저장된 값이 음수이면, 제1 데이터 선택기(14)는 A값(즉, 디지털 입력 워드)을 선택하고, 상기 A값 은 누산기(18)에 의하여 현재 저장된 값에 더해지고 상기 래치(20)로 공급된다. 제2 데이터 선택기(16)는 상기 래치(20)에 현재 저장된 부호 비트에 기초하여 "1" 또는 "0" 중 하나를 출력한다. 현재 저장된 값의 부호 비트가 양이면, 제2 데이터 선택기(16)는 1을 출력한다. 유사하게, 현재 저장된 값의 부호 비트가 음이면, 제2 데이터 선택기(16)는 0을 출력한다.

펄스 분포 변조(PDM) 신호가 상기 제2 데이터 선택기(16)의 1과 0의 출력으로부터 생성될 수 있도록, 전술한 과정이 시스템 클럭의 각 클럭 사이클에 따라 계속적으로 반복된다. 디지털 입력 워드를 PDM 신호로 변환하는 전술한 과정은 브레젠햄 라인 작도 알고리즘을 바탕으로 한다는 것은 본 발명의 기술분야에 통상적인 지식을 가진자에게 용이하게 이해될 수 있을 것이다. 완성도를 위하여, 상기 특정 알고리즘에 대한 간단한 설명이 논의될 것이다.

도 2는 디지털 입력 워드 A에 따라 브레젠햄 라인 작도 알고리즘의 사용을 도시하는 그래프이다. 일반적으로 말해서, 브레젠햄 라인 작도 알고리즘은, 2개의 주어진 지점 사이의 라인을 근사시키기 위해서, 2차원 래스터(raster) 또는 정수만을 사용하는 2차원 데카르트 좌표계(Cartesian coordinate system)의 어떤 지점(또는 픽셀)이 그려져야 하는 지를 결정한다. 예를 들어, 도 2에 도시된 바와 같이, (x₀, y₀)와 (x₁, y₁) 사이의 직선은 기울기가 m인 방정식 y=mx+b로 표현될 수 있다. y 값은 1 픽셀 이상 더 증가하지 않고 x 값은 일정하게 증가하도록, 상기 직선의 기울기는 0과 1 사이에 있는 것으로 일반적으로 가정된다. 브레젠햄 라인 작도 알고리즘은 y에 축적된 오차 또는 현재 그려진 y와 y의 "실제" 값의 차이를 추적한다. 초기 지점(x₀, y₀)이 정확하기 때문에, 상기 오차는 일반적으로 0의 값으로 초기화된다. 라인이 왼쪽에서 오른쪽으로 진행(예를 들어, x가 증가)함에 따라, y는 축적된 y 오차가 0.5보다 더 커질 때에만 1만큼 증가한다. 따라서, 상기 y 오차는 현재 그려진 y와 y의 "실제" 값 사이의 차를 추적한다.

이제 도 2와 조합하여 도 1을 참조하면, 유사한 라인이 시간 상태를 나타내는 x 축과 입력 워드 A를 나타내는 y 축에 대한 지점이 2차원 래스터 상에 고려될 수 있다. 2ⁿ개의 가능한 시간 상태가 있으며, 따라서, 각 디지털 입력 워드는 숫자 0과 2ⁿ 사이로 제한된다. 도 2에서, B는 (1, A)와 (1, 2ⁿ) 사이의 거리 또는 전술한 y 오차를 나타내는 것으로 이해될 수 있다. 도 1에 도시된 방법 및/또는 시스템(10)은 브레젠햄 라인 작도 알고리즘에 유사하게 상기 에러를 추적한다.

이것을 상기 라인 작도 알고리즘에 관련시키면, 상기 값은 작도하기 위한 라인 세그먼트의 Y 길이와 등가이며, 주기 2ⁿ은 라인 세그먼트의 X 길이와 등가이다. 각 클럭 사이클은 X 축을 따라 1 스텝을, Y축을 따라 0 또는 1 스텝을 움직이는 것 과 등가이며, 따라서, 상부방향으로 45도 각도로 오른쪽 방향 또는 위쪽 방향으로 증가하는 스텝을 그린다. 본 발명과 등가물은 X 축 또는 시간이 각 클럭 샘플에서 증가하며, 라인 세그먼트가 상부 및 오른쪽으로 간다면, 출력 펄스는 높으며, 라인 세그먼트가 오른쪽으로만 간다면, 출력 펄스는 낮다. 클럭 사이클은 모든 것이 측정되는 치수, 해상도 또는 샘플 사이즈의 기본 단위이다. 디지털 플로터에서, "A"는 "Y"축 스텝 크기로서 0.01을 나타낼 수 있는 반면에, 이러한 실시에서, A는 최소 증가 카운트 입력을 위한 최소 출력 전압 스텝을 나타낸다.

도 3은 도 1에 도시된 방법 및/또는 시스템을 사용하여 특정 디지털 입력 워드가 출력 PDM 신호를 구성하는 연속적인 1과 0으로 처리되는 것의 예시를 도시하는 표이다. 도시된 바와 같이, 도시된 예시에서의 디지털 입력 워드(예를 들어, A 또는 주 가수(primary addend)는 숫자 179이며, 전체 시간 상태 수는 256(즉, 2⁸)이다. 따라서, B(즉, A-2ⁿ)는 -77의 값을 갖는다. 도 3과 함께 도 1을 참조하면, 디지털 입력 워드는 데이터 계산기(12)와 제1 데이터 선택기(14)로 공급된다.

도 3에 나타난 것과 같이, 현재 저장된 값 또는 누산기의 현재 값은 제1 평균 구간에서 래치(20)에 이미 저장될 수 있다. 현재 저장된 값은 179와 다른 이전 디지털 입력 워드의 처리에 의해 남아 있는 값(remainder)일 수 있다는 것이 당업자에게 이해될 수 있을 것이다. 도시된 예시에서, 현재 저장된 값은 136이다. 따라 서, 상기 제2 데이터 선택기(16)로 공급되는 부호 비트는 양의 값을 나타내고, 그 출력은 1이다. 또한, 선택된 값이 179이기 때문에, 도시된 예시에서, 이전 저장된 값이 음수였고, A 값은 상기 제1 데이터 선택기(14)에서 선택된 것이라는 것을 유추할 수 있다.

전술한 바와 같이, 도 1과 도 3을 참조하면, 제1 평균 사이클에서, 현재 저장된 값은 누산기(18)와 상기 제1 데이터 선택기(14)로 공급된다. 현재 저장된 값이 양수이기 때문에, 상기 제1 데이터 선택기(14)는 상기 누산기(18)로 공급되도록 B를 선택하여, 현재 선택된 값 136에 -77을 더함으로써 현재 저장된 값이 59가 되게 한다. 현재 저장된 값은 래치(20)로 공급되며, 각 클럭 간격에서 스스로 업데이트한다. 다음으로, 59의 부호 비트(예를 들면, 양)는 제2 데이터 선택기(16)로 공급되며, 상기 제2 선택기(16)는 1을 출력한다.

다음 평균 주기 동안, 현재 저장된 값이 양이기 때문에, -77의 B 값이 상기 제1 데이터 선택기(14)에 의해 선택되고, 현재 저장된 값에 공급되고 더해지며, 현재저장된 값을 -18로 만든다. 따라서, 제2 데이터 선택기는 0을 출력한다. 도 3에 도시된 바와 같이 이러한 처리는 제2 데이터 선택기가 1 과 0을 연속적으로 생성하게 하며, 각 1 또는 0은 1 또는 그 이상의 시스템 클럭 주기 동안 유지된다.

도 4는 도 3에 도시된 디지털 입력 워드 179를 사용한 도 1의 시스템 및/또 는 방법에 의해 생성된 PDM 신호의 시간적인 분포의 예를 도시한다. 도 3에 표시된 출력 값에 의해 표시된 바와 같이, PDM 신호는 0이 뒤따라 오는 2개의 1과, 그 후의, 3개의 1로 구성된다. 유사하게, 도 4에 도시된 나머지 PDM 신호는 도 3에 도시된 출력 값의 나머지와 일치한다.

도 5는 본 발명의 일 실시예에 따라, 8비트 PDM 상태 기간의 예시를 도시하고, 다양한 입력 데이터에 대한 PDM 출력의 최대 반복 상태 기간을 도시한다. 특히, 도 5는 0 및/또는 255의 양 끝단 숫자에 접근하는 입력값의 상태 기간을 나타낸다. 전술한 바와 같이, 도 5에 도시된 예시에서, 2ⁿ=256이다. 도시된 바와 같이, 최소 숫자 입력이 0 또는 255로 접근하기 때문에, 펄스의 길이는 1/x의 관계에 따라 증가한다. 도 5가 반대로 된다면, 동일한 효과가 입력 데이터 범위의 높은 끝단에 대하여 대략 50%의 듀티 사이클 지점에서 미러링된다. 아래에서 더욱 자세히 설명되겠지만, 출력 펄스의 최대 파장과 데이터의 사용가능한 범위 사이의 균형잡힌 최적화가 디지털 입력 숫자 값을 가능한 래치 상태의 특정 범위 내로 제한하는 것에 의해 얻어질 수 있다. 예를 들어, 최소값으로 25%의 듀티 사이클을 사용하고 최대값으로 75%의 듀티 사이클을 사용하여, 출력 펄스의 최대 길이(짧을수록 필터에 더 좋다)와 데이터의 사용가능한 범위(예를 들어 1/16 부터 15/16까지는 데이터 범위의 14/16을 사용할 수 있지만, 더 긴 최대 펄스 길이를 갖는다) 사이의 균형잡힌 최적화를 얻을 수 있다. 이것은 사용자가 차트에 도시된 바와 같이 가능한 수학적 조합 전체로부터 선택할 수 있는 교환 조건(tradeoff)이다.

도 6은 시스템(10) 구현의 예시를 도시한다. 구체적으로는, 도 6은 본 발명의 일 실시예에 따라 도 1에 도시된 시스템(10)을 부기능부(sub-function)로서 사용되는 아날로그-디지털 변환 회로(26)를 도시한다. 회로(26)는 시스템(10), 입력 회로(28), 기준 전압 회로(30) 및 피드백 회로(32)를 포함한다. 또한, 도시된 실시예에서, 회로(26)는 모두 시스템 클럭 신호(32)를 수신하도록 연결된 "플립플롭"(34)(즉, 논리 게이트)과, 업/다운 카운터(36)를 포함한다. 표시된 바와 같이, 카운터는 8비트 카운터이며, 256(즉, 2⁸)개의 가능한 상태를 가진다. 구체적으로 도시되지는 않았지만, 도 6에 도시된 시스템(10)은 도 1에 도시된 시스템(10)의 구성요소를 모두 포함할 수 있다.

입력회로(28)는 아날로그 입력단(38), 가산 노드(summing node)(46), 2개의 기준단(40), 피드백 경로(42) 및 비교기(44)를 포함한다. 도 6에 도시된 바와 같이, 상기 입력단(38), 상기 기준단의 일단(+5V)(40) 및 상기 피드백 경로(42)는 상기 비교기(44)의 입력에 연결되는 입력 노드(46)에서 연결된다. 상기 기준단의 타단(+2.5V)(40)은 상기 비교기(44)의 다른 입력에 연결된다. 상기 비교기(44)의 출력은 상기 플립플롭(34)에 연결된다.

기준 전압 회로(30)는 입력단(+10V)(48), 전압 분배기(50) 및 버퍼 증폭 기(52)를 포함한다. 상기 기준 입력단(48)은 직렬연결된 저항을 포함하고 상기 버퍼 증폭기(52)에 연결된 상기 전압 분배기(50)에 연결된다. 기준 전압 회로(30)는 피드백 회로(32) 및 입력 회로(28)에 기준 전압을 제공한다. 피드백 회로(32)는 상기 시스템(10)의 출력과 기준 전압 회로(30)로부터의 +5V 기준 전압에 연결되는 스위치(54)와, 상기 스위치(34)의 출력에 연결되고 당업자에 의해 통상적으로 이해될 수 있는 바와 같이, 일반적인 RC 로우 패스 회로로서 이 예시에 도시된 로우 패스 필터(56)를 포함한다. 도 6에 도시된 바와 같이, 상기 로우 패스 필터(56)의 출력은 피드백단(42)에 연결된다. 다른 로우 패스 필터 구현은 그 특정 성질에 따라 원하는 것으로 대체될 수 있다.

도 6을 계속 참조하면, 입력단(38)은 아날로그 신호원에 연결된다. 상기 아날로그 신호원은 전압 또는 전류와 같은 아날로그 신호를 입력 회로(28)에 공급한다. 통상적으로 이해되는 바와 같이, 비교기(44)는 입력 전압과 피드백 전압의 합이 기준 전압(40)인 2.5V보다 작은 경우 "1"의 논리 신호를 시스템(10)에 공급한다. 플립플롭(34)은 상기 입력 비교기(44)로부터 신호를 수신하고, 클럭 신호를 수신함에 따라 그 상태를 수신한 전압에 따라 "하이(high)" 또는 "로우(low)" 로 래치한다. 플립플롭의 상태는, 통상적으로 이해될 수 있는 바와 같이, 상태가 하이이면 카운트를 증가시키고 상태가 로우이면 카운트를 감소시키는 업/다운 카운터(36)로 공급된다. 도 6의 예시에 도시된 바와 같이, 카운터(36)로부터의 출력(58)은 도시된 바와 같이 아날로그-디지털 변환 시스템(26)으로부터의 디지털 워드 출력이 된다.

도 1에 도시된 바와 같이, 디지털 입력 워드 A는 도 1 내지 도 4에 도시된 방법에 따라 수행되는 시스템(10)의 구성요소(12, 14)로 공급된다. 상기 디지털 워드가 시스템(10)의 상기 구성요소로 공급되기 전에, 디지털 워드는 2의 보수 형식으로 표현될 때 래치의 범위 내의 숫자 값으로 그 크기가 제한되어야만 한다. 일 실시형태에서, 상기 디지털 워드는 듀티 사이클 범위의 25%와 75% 사이의 범위로 제한된다. 예를 들어, 8비트 래치 또는 카운터로 정의할 수 있은 전체 상태의 개수는 256개이다. 따라서, 25%에서 75%의 듀티 사이클 범위 사이의 범위를 제한하는 것이 바람직하다면, 64와 192 사이의 값을 갖는 숫자 디지털 워드만이 상기 시스템(10)에 공급되어 처리되어야만 한다. 통상적으로 이해될 수 있는 바와 같이, 이러한 제한은 몇 가지 상이한 방식에 의하여 수행될 수 있다.

도 1에 도시된 디지털 워드 "A"가 전체 가능한 상태 수의 25%와 75% 사이의 범위로 제한된다면, 일정한 값 A에 대한 평균 출력 듀티 사이클은 이에 대응하여 최대 출력 전압 진폭의 25%와 75% 사이를 따라간다. 특정한 값의 A에 대하여, 출력은 A에 2ⁿ으로 나누어진 최대 출력 전압을 곱한 값이 된다. 예를 들어, 애플리케이션이 이러한 것을 사용하는 3가지 일반적인 방법이 있다. 첫 번째는 애플리케이션이 2^n- ¹ 의 등가 오프셋을 갖는 출력 범위를 허용하는 것으로서 이러한 특징을 이용 한다. 두 번째로, 상기 오프셋을 제거하는 차동 증폭기를 사용하여 아날로그 전압이 출력으로부터 빼진다. 세 번째로, 사용자가 2ⁿ의 상태를 원한다면, 25%와 75% 사이의 동작 범위는 숫자 상태의 50%만을 사용할 수 있게 되며, 애플리케이션은 2ⁿ⁺¹의 가능한 상태를 갖는 래치로 시작되어야만 한다.

도 6에 도시된 예시에서, 제한은 입력단(38)에서의 애플리케이션에 선행하여 아날로그 영역에서 수행된다. 따라서, 시스템(10)이 초기화하여야 하는 값의 범위는 본질적으로 제한된다.

도 6을 다시 참조하면, 디지털 워드는 카운터(36)로부터 공급되며, PDM 신호로 변환되고, 피드백 회로(32)로 공급된다. 기준 전압 회로(30)으로부터의 +5V 기준 전압을 사용하는 스위치는 전술한 바와 같이 피드백 전압을 최대 아날로그 값으로 설정한다. 피드백되는 대신에 단순히 필터링 된다면, 출력전압은 2ⁿ 또는 2ⁿ⁺¹로 나누어진 숫자 값(58)에 +5V를 곱한 값과 같아지는 것과 같이, 이것은, 본질적으로 출력 진폭에 대한 스케일 계수(scale factor)이다. 중간 PDM 출력은 로우 패스 필터(56)에 의해 아날로그 전압으로 변환되고 피드백 경로(42)를 통해서 가산 노드(46)로 전류로서 피드백된다. 따라서, 회로(26)는, 카운터(36)의 출력이 출력 디지털 신호가 되는 아날로그-디지털 추적 변환과 피드백 신호가 입력 아날로그 신호를 제거하는 내부 루프 디지털-아날로그 변환을 모두 수행한다.

전술한 방법 및 시스템의 한가지 이점은 PDM 펄스의 폭이 평균 주기를 통하여 시간적으로 더욱 평활하게 확장한다. 다른 이점은, 디지털 입력 워드가 가능한 상태의 전체 수의 특정 범위를 제한하기 때문에, 기본 PDM 출력 주파수에 대한 시스템 클럭 주파수의 비가 감소된다. 예를 들어, 디지털 입력 워드가 전체 가능한 상태의 25%와 75% 사이로 제한될 때, PDM 출력 주파수는 시스템 클럭 신호 주파수의 4분의 1보다 작아지지 않는다. 따라서, 더 짧은 필터 시정수가 사용되기 때문에 PDM 신호의 정확도가 개선될 수 있다. 그 결과, PDM 신호의 출력 대역이 증가하며, 출력 신호 대기 시간에 대한 전체 PDM 업데이트는 감소된다. 다른 이점은, 시스템이 각 클럭 사이클에 동기하여 디지털 입력에 대한 변화에 동시에 맞추어진다

전술한 상세한 설명에서 적어도 한가지 예시적인 실시예가 제시되었지만, 많은 수의 변형물이 존재한다는 것이 이해되어야만 한다. 또한, 예시적인 실시예(들)는 단지 예에 불과하며, 범위, 활용도 또는 본발명의 구성을 어떠한 방법으로도 제한하기 위한 것이 아니라는 것이 이해되어야만 한다. 전술한 상세한 설명은 본 발명의 기술분야에서 통상의 지식을 가진 자에게 예시적인 실시예(들)를 수행하기 위한 편리한 로드맵을 제공한다. 첨부된 청구범위와 그 법률적인 등가물에서 본 발명의 범위로터 벗어나지 않고서, 구성요소의 기능 및 배열에 대한 다양한 변형이 가능하다는 것이 이해되어야만 한다.

Claims

제1 수를 나타내는 디지털 입력 신호를 수신하는 단계;

상기 제1 수와, 래치 기능에서 저장 가능한 숫자 상태의 전체 개수와 동일한 수인 기설정된 수의 차에서 제2 수를 계산하는 단계;

제1 또는 제2 숫자 부호를 갖는, 상기 제1 및 제2 수의 합을 계산하는 단계; 및

상기 합의 숫자 부호에 부분적으로 기초한 펄스 변조 신호의 일부를 생성하는 단계

를 포함하는 것을 특징으로 하는 디지털 신호를 펄스 변조 신호로 변환하는 방법.
제1항에 있어서,

상기 펄스 변조 신호의 일부는, 상기 제1 및 제2 수의 합이 상기 제1 숫자 부호를 가지면 제1 값을 가지며, 상기 제1 및 제2 수의 합이 상기 제2 숫자 부호를 가지면 제2 값을 가지고,

상기 합이 제1 숫자 부호를 가지는 경우 상기 제1 수를 상기 합에 더하는 단계와,

상기 합이 제2 숫자 부호를 가지는 경우 상기 제2 수를 상기 합에 더하는 단 계를 더 포함하는 것을 특징으로 하는 디지털 신호를 펄스 변조 신호로 변환하는 방법.
제2항에 있어서,

상기 제1 수를 추적하기 위하여 상기 펄스 변조 신호를 동시에 업데이트하는 클럭신호를 수신하는 단계; 및

상기 제1 및 제2 수의 차를 계산하는 단계와, 상기 펄스 변조 신호의 일부를 생성하는 단계와, 상기 각 클럭 사이클에서 상기 합에 상기 제1 및 제2 수를 더하는 단계를 반복하는 단계

를 더 포함하는 것을 특징으로 하는 디지털 신호를 펄스 변조 신호로 변환하는 방법.
제3항에 있어서,

상기 제1 수가 래치 기능에서 저장 가능한 숫자 상태의 전체 개수의 제1 및 제2 퍼센티지 사이의 값으로 상기 디지털 입력을 제한하는 단계를 더 포함하는 것을 특징으로 하는 디지털 신호를 펄스 변조 신호로 변환하는 방법.
제4항에 있어서, 상기 제1 프센티지는 대략 25%이며, 상기 제2 프센티지는 대략 75%인 것을 특징으로 하는 디지털 신호를 펄스 변조 신호로 변환하는 방법.
제5항에 있어서,

상기 제1 숫자 부호는 음이며, 상기 제2 숫자 부호는 양인 것을 특징으로 하는 디지털 신호를 펄스 변조 신호로 변환하는 방법.
제6항에 있어서,

상기 펄스 변조 출력 신호의 각 일부의 구간은 단일 클럭 사이클 폭인 것을 특징으로 하는 디지털 신호를 펄스 변조 신호로 변환하는 방법.
제7항에 있어서,

상기 제1 수는 1이고, 상기 제2 수는 0인 것을 특징으로 하는 디지털 신호를 펄스 변조 신호로 변환하는 방법.
제8항에 있어서,

아날로그 입력 신호를 수신하는 단계; 및

상기 아날로그 입력 신호를 숫자 디지털 출력으로 변환하는 단계

를 더 포함하는 것을 특징으로 하는 디지털 신호를 펄스 변조 신호로 변환하는 방법.
제9항에 있어서,

상기 펄스 변조 신호를 아날로그 피드백 신호로 변환하는 단계; 및

상기 아날로그 피드백 신호를 상기 아날로그 입력 신호와 결합하는 단계

를 더 포함하는 것을 특징으로 하는 디지털 신호를 펄스 변조 신호로 변환하는 방법.