CN205123713U - 分段式数模转换器以及模数转换器和系统 - Google Patents

分段式数模转换器以及模数转换器和系统 Download PDF

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Abstract

本实用新型的各个实施例涉及分段式数模转换器以及包括有分段式数模转换器的模数转换器和系统。在一个实施例中，数模转换器(DAC)将输入数字信号转换为输出模拟信号，并且包括第一分段和第二分段、组合器、和控制器。第一分段包括第一数量的第一元件，该第一元件配置为响应于数字信号的第一部分而生成第一模拟信号，并且第二分段包括第二数量的第二元件，该第二元件配置为响应于数字信号的第二部分而生成第二模拟信号。组合器配置为组合第一模拟信号和第二模拟信号以生成输出模拟信号，并且控制器配置为去激活第一元件中的一个并且使第二元件中的一个激活来替代第一元件中的被去激活的一个。例如，这种分段式DAC可以适合用在求和增量型ADC中。

Description

分段式数模转换器以及模数转换器和系统
技术领域
本公开大体上涉及电子电路和信号处理，并且更加具体地，涉及一种分段式数模转换器(DAC)和在ADC的反馈路径中包括分段式DAC的求和增量型(sigma-delta，ΣΔ)模数转换器(ADC)。
背景技术
图1是ΣΔ模数转换器(ADC)10的示意图。一般而言，ΣΔADC10对输入模拟信号ANALOG_IN进行过采样，并且将过采样的模拟信号ANALOG_IN转换为具有比过采样速率更低的采样速率的输出数字信号DIGITAL_OUT；例如，采样速率可以等于或约等于奈奎斯特(Nyquist)频率，并且过采样速率可以是采样速率的128倍。ΣΔADC10可以具有较低的复杂度和成本，并且可以占用较小的面积，虽然与分辨率堪比的其他类型的ADC(例如，闪速、逐次逼近)相比，提供的数字信号具有较高分辨率(例如，16位至24位)、较高信噪比(SNR)、和较高线性度。
ΣΔADC10包括采样保持(SAH)电路12、组合器(在描述的实施例中的加法器)14、环路滤波器16、N位量化器(例如，闪速ADC)18、滤波器和抽取器20、和N位反馈DAC22。并且，环路滤波器16包括两个积分器24和26；三个放大器28、30、和32，其具有相应的增益G1、G2、和G3；以及组合器(在描述的实施例中的加法器)34。因为环路滤波器16包括两个积分器24和26，所以ADC10可以称为二阶ΣΔADC。
仍然参照图1，对ΣΔADC10的操作进行描述。
SAH电路12以明显高于(例如，高128倍)奈奎斯特频率的过采样速率对模拟输入信号ANALOG_IN进行过采样，该奈奎斯特频率是ANALOG_IN的所感兴趣的最高频率分量的两倍。
在采样周期期间，SAH电路12生成输入模拟信号ANALOG_IN的模拟采样S，并且组合器14从该模拟采样S减去模拟反馈信号FEEDBACK以生成模拟差分或者误差信号E。
滤波器16对模拟差分信号E进行滤波，并且量化器18将模拟滤波信号AF转换为具有明显低于输出数字信号DIGITAL_OUT的分辨率(例如，16位至24位)的分辨率(例如，2位至6位)的中间数字信号ID。因为在滤波器16内的电路装置可以在其输入范围的上下限处展现出明显的非线性行为，所以量化器18可以限制其输出范围以防止这种非线性行为。例如，如果量化器18是5位量化器，那么，其不是生成在0至31全范围上的信号ID，而是可以将ID的范围限制为4至29；相似地，如果量化器是6位量化器，那么，其不是生成在0至63全范围上的信号ID，而是可以将ID的范围限制为6至58。
滤波器和抽取器20降低中间数字信号ID的采样速率，并且增加中间数字信号ID的分辨率，以生成数字输出信号DIGITAL_OUT。
并且，N位反馈DAC22将中间数字信号ID转换为模拟反馈信号FEEDBACK，并且将FEEDBACK提供到组合器14。
SAH电路12、组合器14、环路滤波器16、N位量化器18、滤波器和抽取器20和N位反馈DAC22针对输入模拟信号ANALOG_IN的每个后续采样S重复上面描述的操作序列。
仍然参照图1，设想ADC10的各种替代实施例。例如，环路滤波器16可以具有与所描述的架构不同的架构。
图1的ΣΔADC10存在的一个潜在问题是，输出数字信号DIGITAL_OUT可以具有对于一些应用而言太低的信噪比(SNR)。
例如，如果DAC22是4位DAC，OSR是128，并且ADC10所需的SNR是100dB，那么DAC的线性度需要超过100000/128分之1(1partin100000/128)，这是因为DAC非线性度与ADC输入信号ANALOG_IN直接相加。对于标准4位DAC22而言，要实现这种高水平的线性度可能很难，并且可能会明显增加DAC22的成本和复杂度。
结果，为了确保反馈DAC22是线性的，ΣΔADC10可以包括1位量化器18和1位反馈DAC22(即，N＝1)。已知的是，1位DAC本质上是线性的，并且线性反馈DAC不会把非线性失真加到输入采样S，并且因此不将非线性失真加到ADC输出信号DIGITAL_OUT。
但是，包括1位量化器18和1位反馈DAC22的ADC10存在的一个潜在问题是，对于一些应用而言，量化噪声的功率可能太高。虽然滤波器和抽取器20可以按照上面所描述的滤除量化噪声，但是，因为量化噪声被从DIGITAL_OUT去除，从而实际上浪费了ADC10生成量化噪声所消耗的功率。
而且，包括1位量化器18和1位反馈DAC22的ADC10存在的另一潜在问题是，用于由组合器14、滤波器16、量化器18、和反馈DAC22形成的环路的稳定裕度，对于一些应用而言可能太低。
为了克服量化噪声功率太高和用于环路的稳定裕度太低的问题，ΣΔADC10可以包括多位(例如，4≤N≤6)量化器18和多位(例如，4≤N≤6)反馈DAC22。
但是遗憾的是，多位DAC22可能具有非线性输出，并且因此，可能将非线性失真添加到输入采样S从而添加到ADC输出信号DIGITAL_OUT。并且，这种非线性失真可以表征为，减少了DIGITAL_OUT的SNR的噪声。
图2是响应于线性斜坡数字输入信号而通过图1的相应线性版本的DAC22生成的模拟输出信号40和42的曲线。输出信号40由具有零输出偏移的线性多位第一版本的DAC22生成，并且输出信号42由具有非零输出偏移的线性多位第二版本的DAC生成。
模拟输出信号40是线性的，这是因为，无论数字输入信号的值如何，第一版本的DAC22的增益都是恒定的。例如，对于为8的输入值，模拟输出信号40具有80毫伏的值，达到80/8＝10mV/(最低有效位(LSB))的增益。相似地，对于为12的输入值，模拟输出信号40具有120mV的值，也达到120/12＝10mV/LSB的增益。穿过模拟输出信号40的每个步骤的相同相应点的直虚线44示出：对于数字输入值的整个范围，第一版本的DAC22的增益是常数10mV/LSB。
而且，第一版本的DAC22具有零输出偏移，这是因为，对于为0的输入值，模拟输出信号40等于零。或者，换言之，第一版本的DAC22具有零输出偏移，这是因为模拟输出信号40的曲线在y＝0处与y轴相交。
仍然参照图2，由于上面描述的原因，由第二版本的DAC22生成的模拟输出信号42也是线性的。
但是，第二版本的DAC22具有非零输出偏移，这是因为，对于为0的输入值，模拟输出信号42等于非零值。因为对于为0的输入值模拟输出信号42等于40mV，所以第二版本的DAC22的输出偏移是40mV。或者，换言之，第二版本的DAC22具有40mV的输出偏移，这是因为模拟输出信号42的曲线在y＝40mV处与y轴相交。
参照图1和图2，可以从数学上表明，只要ADC10的DAC22生成具有恒定增益和偏移的信号FEEDBACK，DAC就不会将任何非线性失真引入到信号FEEDBACK或者DIGITAL_OUT中，即使DAC输出偏移不等于零。并且，当DAC22的增益和偏移恒定时，环路滤波器16或者滤波器和抽取器20，可以通过有效地将补偿增益或者偏移施加至DIGITAL_OUT，来补偿增益或者偏移对输出数字信号DIGITAL_OUT可能具有的影响。例如，如果DAC22偏移是40mV，那么有效地，滤波器16或者滤波器和抽取器20可以将-40mV加到DIGITAL_OUT以抵消该偏移。或者，例如，如果反馈DAC22的增益是5，那么有效地，滤波器16或者滤波器和抽取器20可以通过1/5倍抵消反馈DAC的增益来减小DIGITAL_OUT。
图3是响应于线性斜坡数字输入信号而通过图1的相应非线性版本的DAC22生成的模拟输出信号50和52的曲线。信号50由具有零输出偏移的非线性多位第一版本的DAC生成，并且信号52由具有非零输出偏移的非线性多位第二版本的DAC生成。
模拟输出信号50是非线性的，这是因为第一非线性版本的DAC22的增益随数字输入信号的值而变化。例如，对于为8的输入值，模拟输出信号50具有90mV的值，达到90/8＝11.25mV/LSB的增益。但是对于为12的输入值，模拟输出信号50具有120mV的值，达到120/12＝10mV/LSB的增益。观察这种非线性增益的另一种方式是：针对数字输入信号的每个LSB增量，观察输出信号50的变化。例如，对于从3到4的输出信号的LSB增量，输出信号50增加了20mV，这相当于20mV/LSB的增益。但是，对于从9到10输入信号的LSB增量，输出信号50增加了仅仅5mV，这相当于5mV/LSB的增益，是对于从3到4的LSB增量的增益的25％。而且，DAC22的非线性度的另一指示是，穿过输出信号50的每个步骤的相同的相对点，无法绘出直线。
而且，第一版本的非线性DAC22具有零输出偏移，这是因为，对于为0的输入值，模拟输出信号50等于零。
由于上面描述的原因，由第二非线性版本的DAC22生成的模拟输出信号52也是非线性的。
但是，第二非线性版本的DAC22具有非零输出偏移，这是因为，对于为0的输入值，模拟输出信号52等于非零值。因为对于为0的输入值模拟输出信号52等于40mV，所以第二非线性版本的DAC22的输出偏移是40mV。
参照图1和图3，可以从数学上表明，如果ADC10的DAC22生成具有非恒定增益的信号FEEDBACK，即，以非线性的方式，那么DAC会将非线性失真引入到信号FEEDBACK和DIGITAL_OUT中，无论DAC输出偏移是否等于0。
虽然该非线性失真可以表征为噪声并且作为噪声被处理，但是至少一些由非线性失真导致的噪声在如此接近DIGITAL_OUT的采样频率的频率上，以致于使环路滤波器16或者滤波器和抽取器20(图1)阻断所有该噪声但不阻断所感兴趣的频率(即，构成DIGITAL_OUT的有用频谱的频率)是不切实际的甚至是不可能的。观察由非线性反馈DAC22导致的非线性失真产生的噪声的另一种方式是，其可以使量化噪声占用的频带接近DIGITAL_OUT的所感兴趣的分量的频带或者实际上与此频带重叠。
参照图1至图3，可以通过成形(shape)非线性失真噪声来减少或者消除由多位版本的反馈DAC22引入到DIGITAL_OUT中的非线性失真，从而使得可以从DIGITAL_OUT滤除非线性失真，或者从而使得能够按照不使DIGITAL_OUT失真的方式来转换非线性失真。
如下面描述的，如果反馈DAC22是非线性多位温度计式编码(thermometer-coded)DAC，那么用于减少或者消除DAC所引入到DIGITAL_OUT中的非线性失真的一种技术，是动态元素匹配(DEM)，诸如数据加权平均(DWA)。
图4是图1的非线性多位版本的DAC22的示意图。
该版本的DAC22包括2N-1个电流源元件601至602 N -1，其中N是输入至DAC的数字信号的位数。在图4中示出的和下面描述的示例中，DAC22是具有15个电流源元件601至6015的4位温度计式编码DAC(N＝4)。结果，电流源元件60的数量比数字输入信号可以采用的可能值的总数量2N小1(这是因为，对于为零的输入值，不需要激活电流源元件)。在本示例中，因为N＝4位数字输入信号可以采用的可能值的总数量是24＝16，所以电流源元件60的数量等于16-1＝15。
理想地，每个电流源元件60具有相同的增益G，并且因此，生成相同电流I，与其他电流源元件在激活时一样。在节点62处，将来自所有电流源元件60的电流I求和，并且所得电流Ianalog_out是DAC22的输出；如果DAC22输出了电压，那么可以将电流Ianalog_out耦合至温度补偿阻抗(未在图4中示出)以生成输出电压Vanalog_out(未在图4中示出)。
表I示出了在4位数字输入信号的值与电流源元件60中的被激活以生成Ianalog_out的电流源元件之间的一种可能的直观对应关系。
表I
参照图1、图2和图4，如果图4的4位温度计式编码DAC22是理想的，即，对于所有电流源元件60增益G都相同并且由此电流I也都相同，那么DAC22是线性的，并且对于线性斜坡数字输入信号，Ianalog_out是线性的，像信号40和42一样。这种理想的DAC22可以描述为具有匹配的电流源元件，或者，更加简洁地说，匹配元件。
遗憾的是，温度计式编码DAC极少(如果有的话)是理想的。即，一个电流源元件的增益G以及由该一个电流源元件生成的电流，通常与其他电流源元件中的至少一个的增益以及由该其他电流源元件中的至少一个生成的电流不同，即使仅仅是略有不同。
例如，参照图1、图3和图4，如果图4的4位温度计式编码DAC22是非理想的，即，电流源元件601具有增益G1并且生成电流I1，电流源元件602具有增益G2并且生成电流I2，电流源元件603具有增益G3并且生成电流I3，以此类推，那么DAC22是非线性的，并且对于线性斜坡数字输入信号，Ianalog_out是非线性的，像信号50和52一样。这种非理想DAC22可以描述为具有失配的电流源元件，或者，更加简洁地说，失配元件。
参照图4和表I，可以看出，例如，电流源元件601对于数字输入信号的除了0之外的所有值都是激活的，电流源元件602对于数字输入信号的除了0和1之外的所有值都是激活的，并且电流源元件6015仅仅对于数字输入信号的1111二进制值是激活的。
因此，例如由元件601引入的非线性度的分量具有比例如由元件6015引入的非线性度的分量高得多的频率；结果，虽然可以滤除由低编号的元件60(例如，601、602、和603)引入的非线性度的分量，但是由于其更低频率的影响，滤除由高编号的元件60(例如，6013、6014、和6015)引入的非线性度的分量是不切实际的或者不可能的。
仍然参照图1、图4和表I，作为动态元素匹配(DEM)的子集的数据加权平均(DWA)，是一种用于有效地减少或者消除非线性温度计式编码DAC22引入到其输出信号FEEDBACK中并且引入到ADC10输出信号DIGITAL_OUT中的非线性失真的技术。
一般而言，DAC22通过以相同的数量的次数平均地激活DAC22的每个元件60与其他元件60中的每一个来实施DWA。即，DAC22有效地记录元件60中的每一个已经激活的次数，并且对于所有元件60，努力维持该次数相同，或者接近相同。例如，DAC22可以针对每个元件60保持相对+/-计数(relative+/-count)。在详细描述的示例中，当前具有最高激活次数的元件60的计数可以是0，并且其他元件60的计数可以是-1以及更低。DAC22按照将所有元件60的计数维持为0或者接近为0的序列来激活元件60。例如，如果输入数字信号具有值0001、0001、0001的序列，那么，按照表I，DAC22不是激活元件601(并且去激活元件602至6015)达三次连续采样，而是可以序列性地激活(并且去激活)以下元件：激活601(去激活602至6015)，激活602(去激活601和603至6015)，并且激活603(去激活601、602和604至6015)。
可以从数学上表明，DWA明显地降低了非线性多位温度计式编码DAC22引入到FEEDBACK和DIGITAL_OUT中的非线性度的水平，或者从FEEDBACK和DIGITAL_OUT完全消除了该非线性度。
再次参照图1，DWA通过将DAC22的非线性度的频率分量位移(shift)为远足够高于针对DIGITAL_OUT的所感兴趣的频带，从而使得环路滤波器16、或者滤波器和抽取器20可以滤除非线性度频率分量，来实现这点。
具体地，环路滤波器16或者滤波器和抽取器20有效地平均了由DAC22引入的非线性度，从而使得非线性度表现根据以下方程式将恒定误差引入至ADC10的归一化增益α。
(1) α = 1 + e 1 + ... + e 2 N - 1 2 N - 1
其中是误差项，并且ex，其可以为正或者为负，是元件60x的理想增益G与实际增益Gx之差。
但是，如上面所描述的，因为DAC22的所得增益kα(k是标量，当乘以归一化增益α时，产生实际增益)是恒定的，所以DAC22将少量的非线性度或者没有将非线性度加到其输出信号FEEDBACK或者加到ADC10输出信号DIGITAL_OUT。
结果，参照图1至图4，如果在ADC10中包括实施DWA的非线性温度计式编码多位DAC22，那么，可以实现多位量化器18的优点(例如，更低的量化噪声功率、更大的环路稳定裕度)，而不将明显非线性的失真引入到DAC输出信号FEEDBACK中或者到ADC输出信号DIGITAL_OUT中。例如，可以从数学上表明，如果元件60的最大失配是±5％(即，元件60x的Gx与理想增益G之差不大于±5％)，那么，如果DAC22是非线性的并且温度计式编码的DWADAC，ADC10可以生成具有至少120dB的SNR的DIGITAL_OUT。
参照图4，设想4位DAC22的替代实施例。例如，可以用电容性或者其他类型的DAC元件来替代DAC电流源元件60。
仍然参照图4，甚至DWA版本的DAC22存在的潜在问题是，DAC元件60的数量关于量化器18的分辨率以指数方式增加，并且由此承载由元件60生成的电流的线路的数量关于量化器18的分辨率以指数方式增加。例如，图4的DWA版本的4位DAC22具有15个线路和15个DAC元件60，并且5位DWADAC可以具有31个线路和31个DAC元件60。但是，6位DWADAC可以具有63个线路和63个DAC元件60，8位DWADAC可以具有255个线路和255个DAC元件，并且16位DWADAC可以具有65,535个线路和65,535个DAC元件。
实用新型内容
本实用新型提供了一种分段式DAC，对DAC进行分段允许增加上述ΣΔADC的量化器的分辨率，而不以指数方式增加DAC元件和元件线路的数量。
在一个实施例中，分段式数模转换器(DAC)将输入数字信号转换为输出模拟信号，并且包括第一分段和第二分段、组合器、和控制器。第一分段包括第一数量的第一元件，该第一元件配置为响应于数字信号的第一部分而生成第一模拟信号，并且第二分段包括第二数量的第二元件，该第二元件配置为响应于数字信号的第二部分而生成第二模拟信号。组合器配置为组合第一模拟信号和第二模拟信号以生成输出模拟信号，并且控制器配置为去激活(deactivate)第一元件中的至少一个并且配置为激活(activate)第二元件中的至少一个来替代第一元件中的该被去激活的至少一个。
例如，这种分段式数模转换器(DAC)可以适合用在ΣΔ模数转换器(ADC)的反馈路径中。与具有堪比的SNR的常规ADC相比，这种ADC可以具有大于或等于100分贝(dB)的信噪比(SNR)，但是可以具有更少的部件，并且由此可以占用更少的面积。
根据一个实施例的数模转换器，其包括：第一分段，该第一分段包括第一数量的第一元件，该第一元件配置为响应于数字信号的第一部分而生成第一模拟信号；第二分段，该第二分段包括第二数量的第二元件，该第二元件配置为响应于该数字信号的第二部分而生成第二模拟信号；组合器，该组合器配置为组合该第一模拟信号和该第二模拟信号以生成所得模拟信号；以及控制器，该控制器配置为去激活该第一元件中的一个第一元件，并且配置为激活该第二元件中的一个第二元件来替代该第一元件中的被去激活的该一个第一元件。
根据该实施例的数模转换器，其中：该数字信号的该第一部分包括该数字信号除以整数的商数；以及该数字信号的该第二部分包括该数字信号除以该整数的余数。
根据该实施例的数模转换器，其中：该数字信号的该第一部分包括该数字信号除以底数2的整数次幂的商数；以及该数字信号的该第二部分包括该数字信号除以底数2的该整数次幂的余数。
根据该实施例的数模转换器，其中：该数字信号的该第一部分具有第一范围的值；以及该第一数量比在该第一范围中的该值的数量小1。
根据该实施例的数模转换器，其中：该数字信号的该第一部分具有最大值；以及该第一数量等于该最大值。
根据该实施例的数模转换器，其中：该数字信号的该第一部分包括该数字信号的最高有效部分；以及该数字信号的该第二部分包括该数字信号的最低有效部分。
根据该实施例的数模转换器，其中该第一元件中的每一个大致具有相同的增益。
根据该实施例的数模转换器，其中该第二元件中的每一个大致具有相同的增益。
根据该实施例的数模转换器，其中：第一组该第二元件中的每一个大致具有第一增益；以及第二组该第二元件中的每一个大致具有第二增益，该第二增益与该第一增益不同。
根据该实施例的数模转换器，其中：该第二元件中的每一个具有各自的增益；以及该第一元件中的每一个大致具有大致是该第二元件中的每一个的该相应增益的整数倍的增益。
根据该实施例的数模转换器，其中该组合器包括加法器，该加法器配置为生成等于该第一模拟信号和该第二模拟信号之和的该所得模拟信号。
根据该实施例的数模转换器，其中：该第一信号和该第二信号分别包括第一模拟电流和第二模拟电流；以及该组合器包括节点，该节点配置为接收该第一模拟电流和该第二模拟电流，并且配置为提供等于该第一模拟电流和该第二模拟电流之和的所得电流。
根据该实施例的数模转换器，其中该控制器配置为周期性地改变在该第一元件与该数字信号的该第一部分之间的对应关系。
根据该实施例的数模转换器，其中：该数字信号的该第一部分包括至少一个数位；以及该控制器配置为使得：该第一元件中的每一个，在一段时期内大致以相同的数量的次数，生成与该至少一个数位相对应的、该模拟信号的一部分。
根据该实施例的数模转换器，其中：该数字信号的该第一部分包括至少一个数位；以及该控制器配置为使得：该第一元件中的每一个大致以相同的平均数量的次数，生成与该至少一个数位相对应的、该模拟信号的一部分。
根据该实施例的数模转换器，其中该控制器配置为，响应于该数字信号的该第二部分，而去激活该第一元件中的一个第一元件并且激活该第二元件中的一个第二元件来替代该第一元件中的被去激活的该一个第一元件。
根据另一实施例的模数转换器，其包括：输入节点，该输入节点配置为接收模拟输入信号；输出节点，该输出节点配置为提供数字输出信号；第一组合器，该第一组合器配置为响应于该模拟输入信号以及模拟反馈信号而生成模拟组合信号；第一滤波器，该第一滤波器配置为响应于该模拟组合信号而生成经滤波的模拟信号；量化器，该量化器配置为将该经滤波的模拟信号转换为中间数字信号；第二滤波器，该第二滤波器配置为响应于该中间数字信号而生成该输出数字信号；以及数模转换器，该数模转换器配置为将该中间数字信号转换为该模拟反馈信号，该数模转换器包括第一分段，该第一分段包括第一数量的第一元件，该第一元件配置为响应于该中间数字信号的第一部分而生成第一模拟信号，第二分段，该第二分段包括第二数量的第二元件，该第二元件配置为响应于该中间数字信号的第二部分而生成第二模拟信号，第二组合器，该第二组合器配置为响应于该第一模拟信号和该第二模拟信号而生成该模拟反馈信号，以及控制器，该控制器配置为去激活该第一元件中的一个第一元件，并且配置为激活该第二元件中的一个第二元件以替代该第一元件中的被去激活的该一个第一元件。
根据该实施例的模数转换器，其中该第一组合器配置为，通过从该模拟输入信号减去该模拟反馈信号，来生成模拟组合信号。
根据该实施例的模数转换器，进一步包括：采样保持电路，该采样保持电路配置为生成对该模拟输入信号的采样；以及其中该第一组合器配置为，响应于对该模拟输入信号的该采样以及进一步地响应于模拟反馈信号，而生成该模拟组合信号。
根据另一实施例的系统，其包括：模数转换器，该模数转换器包括：输入节点，该输入节点配置为接收模拟输入信号；输出节点，该输出节点配置为提供数字输出信号；第一组合器，该第一组合器配置为响应于该模拟输入信号以及模拟反馈信号而生成模拟组合信号；第一滤波器，该第一滤波器配置为响应于该模拟组合信号而生成经滤波的模拟信号；量化器，该量化器配置为将该经滤波的模拟信号转换为中间数字信号；第二滤波器，该第二滤波器配置为响应于该中间数字信号而生成该输出数字信号；以及数模转换器，该数模转换器配置为将该中间数字信号转换为该模拟反馈信号，该数模转换器包括：第一分段，该第一分段包括第一数量的第一元件，该第一元件配置为响应于该中间数字信号的第一部分而生成第一模拟信号；第二分段，该第二分段包括第二数量的第二元件，该第二元件配置为响应于该中间数字信号的第二部分而生成第二模拟信号；第二组合器，该第二组合器配置为响应于该第一模拟信号和该第二模拟信号而生成该模拟反馈信号；以及控制器，该控制器配置为去激活该第一元件中的一个第一元件，并且配置为激活该第二元件中的一个第二元件以替代该第一元件中的被去激活的该一个第一元件；以及控制电路，该控制电路耦合至该模数转换器。
根据该实施例的系统，其中该模数转换器包括求和增量型模数转换器。
根据该实施例的系统，其中该控制器是该控制电路的部分。
根据又一实施例的数模转换器，其包括：第一分段，该第一分段包括第一数量的第一元件，该第一元件配置为响应于数字信号的第一部分而生成第一模拟信号；第二分段，该第二分段包括第二数量的第二元件，该第二元件配置为响应于该数字信号的第二部分而生成第二模拟信号；组合器，该组合器配置为组合该第一模拟信号和该第二模拟信号以生成所得模拟信号；以及控制器，该控制器配置为动态地匹配该第一元件。
根据该实施例的数模转换器，其中该控制器配置为，通过数据加权平均该第一元件，来动态地匹配该第一元件。
根据该实施例的数模转换器，其中该控制器配置为，通过周期性地改变在该第一元件与该数字信号的该第一部分之间的对应关系，来动态地匹配该第一元件。
根据该实施例的数模转换器，其中该控制器配置为，通过响应于该数字信号的该第一部分而改变在该第一元件与该数字信号的该第一部分之间的对应关系，来动态地匹配该第一元件。
根据该实施例的数模转换器，其中：该数字信号的该第一部分包括至少一个数位；以及该控制器配置为，通过使得该第一元件中的每一个在一段时期内大致以相同的次数生成与该至少一个数位相对应的该模拟信号的一部分，来动态地匹配该第一元件。
根据该实施例的数模转换器，其中：该数字信号的该第一部分包括至少一个数位；以及该控制器配置为，通过使得该第一元件中的每一个大致以相同的平均数量的次数生成与该至少一个数位相对应的该模拟信号的一部分，来动态地匹配该第一元件。
根据另一实施例的模数转换器，其包括：输入节点，该输入节点配置为接收模拟输入信号；输出节点，该输出节点配置为提供数字输出信号；第一组合器，该第一组合器配置为响应于该模拟输入信号以及模拟反馈信号而生成模拟组合信号；第一滤波器，该第一滤波器配置为响应于该模拟组合信号而生成经滤波的模拟信号；量化器，该量化器配置为将该经滤波的模拟信号转换为中间数字信号；第二滤波器，该第二滤波器配置为响应于该中间数字信号而生成该输出数字信号；以及数模转换器，该数模转换器配置为将该中间数字信号转换为该模拟反馈信号，该数模转换器包括：第一分段，该第一分段包括第一数量的第一元件，该第一元件配置为响应于该中间数字信号的第一部分而生成第一模拟信号；第二分段，该第二分段包括第二数量的第二元件，该第二元件配置为响应于该中间数字信号的第二部分而生成第二模拟信号；组合器，该组合器配置为组合该第一模拟信号和该第二模拟信号以生成该模拟反馈信号；以及控制器，该控制器配置为动态地匹配该第一元件。
根据又一实施例的系统，其包括：模数转换器，该模数转换器包括：输入节点，该输入节点配置为接收模拟输入信号；输出节点，该输出节点配置为提供数字输出信号；第一组合器，该第一组合器配置为响应于该模拟输入信号以及模拟反馈信号而生成模拟组合信号；第一滤波器，该第一滤波器配置为响应于该模拟组合信号而生成经滤波的模拟信号；量化器，该量化器配置为将该经滤波的模拟信号转换为中间数字信号；第二滤波器，该第二滤波器配置为响应于该中间数字信号而生成该输出数字信号；以及数模转换器，该数模转换器配置为将该中间数字信号转换为该模拟反馈信号，该数模转换器包括：第一分段，该第一分段包括第一数量的第一元件，该第一元件配置为响应于该中间数字信号的第一部分而生成第一模拟信号；第二分段，该第二分段包括第二数量的第二元件，该第二元件配置为响应于该中间数字信号的第二部分而生成第二模拟信号；组合器，该组合器配置为组合该第一模拟信号和该第二模拟信号以生成该模拟反馈信号；以及控制器，该控制器配置为动态地匹配该第一元件；以及控制电路，该控制电路耦合至该模数转换器。
根据该实施例的系统，其中该模数转换器包括求和增量型模数转换器。
根据该实施例的系统，其中该控制器是该控制电路的部分。
附图说明
图1是在反馈路径中包括数模转换器(DAC)的ΣΔ模数转换器(ADC)的示意图。
图2是针对两个水平的输出偏移的线性DAC的数字输入对于模拟输出的曲线。
图3是针对两个水平的输出偏移的非线性DAC的数字输入与模拟输出的曲线。
图4是不分段式DAC的示意图。
图5是分段式DAC的示意图。
图6是图5的分段式DAC的操作的示意图。
图7是根据一个实施例的分段式DAC的示意图。
图8是根据一个实施例的图7的5位版本的分段式DAC的分段的示意图。
图9是根据一个实施例的图7和图8的5位版本的分段式DAC的操作的示意图。
图10是根据一个实施例的图7的6位版本的分段式DAC的分段的示意图。
图11A至图11D是根据一个实施例的图7和图10的6位版本的分段式DAC的操作的示意图。
图12是根据一个实施例的包括含有图7的分段式DAC的ΣΔADC的系统的示意图。
具体实施方式
图5是根据一个实施例的分段式5位DAC70的示意图。如下面描述的，对DAC进行分段允许增加图1的ADC10的量化器18的分辨率，而不以指数方式增加DAC元件和元件线路的数量。
参照图5，5位DAC70具有第一4位分段72，并且具有第二1位分段74。
第一分段72，其可以与图4的DWA版本的DAC22相似，提供与数字输入信号的四个最高有效位(MSB)相对应的Ianalog_out的分量，包括15个DAC电流源元件761至7615，每个DAC电流源元件具有大约2G的增益，并且了实施DWA，如上面结合图4所描述的。
第二分段74提供与数字输入信号的最低有效位(LSB)相对应的Ianalog_out的分量，并且包括单个DAC电流元件781，该单个DAC电流元件781具有大约为G的增益，该增益是第一分段72的电流元件76中的每一个的理想增益2G的1/2。在第一分段和第二分段72和74之间进行该增益的按比例缩放的原因是：由元件781提供的Ianalog_out的分量与数字输入信号的20位位置相对应，并且由元件76分别提供的Ianalog_out的分量中的每一个与数字输入信号的21位位置相对应。
图6是图5的分段式DAC70的操作的流程图。
参照图5和图6，对DAC70的操作进行描述。
在步骤80中，控制器或者其他电路(未在图5中示出)将数字输入值x除以2(x/2或者x模(modulo)2)以生成4位商数q和1位余数r。
在步骤82和步骤84中，DWA第一分段72响应于q并且独立于r而生成Ianalog_out的第一分量Icomponent_1。
在步骤82中，第一分段72首先响应于q来确定电流元件76的要激活的数量。例如，如果q＝0101，那么第一分段72确定要激活五个电流元件76，并且如果q＝1000，那么第一分段确定要激活八个电流元件76。接下来，第一分段72使用DWA来确定要激活哪个电流元件76，并且激活该电流元件。
在步骤84中，DWA第一分段72将由激活的电流元件76导致的电流乘以2。实际上，因为电流元件76的理想增益是元件78的理想增益的两倍，所以电流元件76本质上执行该乘以2。
并且，在步骤86中，第二分段74响应于r并且独立于q而生成Ianalog_out的第二分量Icomponent_2。例如，如果r＝0，那么第二分段74不激活电流元件78，并且如果r＝1，那么第二分段激活电流元件78；即，对于偶数值的x，r＝0并且元件78是不激活的，并且对于奇数值的x，r＝1并且元件78是激活的。
并且，在步骤88中，将来自第一分段和第二分段72和74的分量Icomponent_1和Icomponent_2求和，以生成Ianalog_out。
仍然参照图5和图6，设想DAC70的替代实施例。例如，DAC70可以具有两个以上的分段，并且可以用电容器或者其他类型的DAC元件来替代电流源元件76。而且，可以按照任何其他序列或者在重叠的时间段期间来执行结合图6描述的步骤，并且，可以省略一些步骤并且可以添加其他步骤，这取决于DAC70所使用的应用。
参照图1、图5和图6，DAC70存在的一个潜在问题是，如果其作为反馈DAC22用在DAC10中，那么，即使第一DAC分段72根据DWA算法来操作，也会明显恶化FEEDBACKDIGITAL_OUT的SNR。例如，即使具有在电流源元件76与78之间的±1％的最大失配，DIGITAL_OUT的SNR也小于90dB，这对于一些应用而言可能太低。
恶化的SNR的一个原因是，由于在电流源元件78与电流源元件76之间的失配的影响，所以第一DAC分段和第二DAC分段72和74的增益通常不同，并且该增益差不是恒定的，而是取决于输入数字信号x的值；正是该增益差导致了ADC10(图1)的信号FEEDBACK和DIGITAL_OUT的减少SNR的非线性度。
并且，遗憾的是，DWA无法解决该潜在问题。因为DAC70的电流源元件78具有与电流源元件76不同的增益，即，权重，所以不可以将第一分段72的DWA操作扩展至第二分段74；即，DAC70无法在不在Ianalog_out(FEEDBACK)中和DIGITAL_OUT中导致明显误差的情况下将元件78与元件76中的任何一个交换。
图7是N位分段式DAC90的示意图，当用在图1的DAC10中时，该N位分段式DAC90可以允许反馈信号FEEDBACK和DAC输出信号DIGITAL_OUT具有与图5的分段式DAC70相比更高的SNR。例如，利用在DAC90的不同分段中的DAC元件的±1％的最大随机失配，DIGITAL_OUT的SNR可以是100dB或者更大，诸如120dB或者更大。
N位分段式DAC90包括输入值除法器92、m位第一分段94、p位第二分段96、组合器100、和控制器102。DAC90输出模拟信号ANALOG_OUT，其可以是电流Ianalog_out或者电压Vanalog_out。
在DAC90的操作期间，控制器102使除法器92、第一分段94、第二分段96、和组合器100按照以下方式操作。
首先，除法器92将数字输入值x除以2p(x/2p或者x模2p)，以生成m位商数q和p位余数r。在一个示例中，N＝5，m＝4，p＝1，并且2p＝21＝2。
接下来，m位第一分段94响应于q和r，生成DAC输出信号ANALOG_OUT的第一分量COMPONENT_1。首先，控制器102响应于q以及r的值和循环(cycle)位置，确定是否要将第二分段96的任何DAC元件对于第一分段94的任何DAC元件交换。例如，如果p＝1，那么r具有两个可能的值：0和1。如果r＝0的两次发生，形成0的序列或者循环；那么在0的循环中r＝0的第一次发生在第一循环位置中，并且在0的循环中r＝0的第二次发生在第二循环位置中。如果控制器102确定要用第二分段96的DAC元件中的至少一个来交换第一分段94的DAC元件中的至少一个，那么控制器102生成对应的值y≠0；若非如此，那么控制器生成y＝0。然后，控制器102响应于q-y来确定要激活的第一分段的DAC元件的数量。例如，如果m＝4并且q–y＝0101，那么第一分段94确定要激活其五个DAC元件，并且如果q–y＝1000，那么控制器102确定要激活其八个DAC元件。接下来，控制器102根据DWA算法来操作，以选择要激活其哪个DAC元件；即，继续上面的示例，如果q-y＝0101，那么控制器使用DWA选择第一分段94中的五个DAC元件进行激活，并且如果q-y＝1000，那么控制器使用DWA选择第一DAC分段中的八个DAC元件进行激活。然后，控制器102激活第一DAC分段94的所选DAC元件。下面结合图8至图11对第一DAC分段94的操作进行更加详细的描述。
然后，DAC90的第二DAC分段96响应于r的当前值、与r的当前值相关联的循环位置、和可能的q，生成ANALOG_OUT的第二分量COMPONENT_2(例如，第二DAC分段可以在x＝q＝r＝0的情况下响应于q，从而使得当输入数字信号为零时第一DAC分段和第二DAC分段中无DAC元件被激活)。第二DAC分段96的操作在时间上可以与上面描述的第一DAC分段94的操作重叠。
接下来，组合器100将来自第一DAC分段和第二DAC分段94和96的分量COMPONENT_1和COMPONENT_2相加，以生成DAC90的模拟输出信号ANALOG_OUT。
仍然参照图7，设想分段式DAC90的替代实施例。例如，DAC90可以包括两个以上的分段94和96。而且，组合器100可以执行除了相加之外的组合操作。
图8是根据一个实施例的图7的5位电流输出版本的DAC90的第一分段和第二分段94和96和组合器100的示意图，其中N＝5，m＝4，并且p＝1。
4位第一分段94，其可以与图5的DAC70的4位分段72相似，配置为生成与数字输入信号x的四个最高有效位(MSB)相对应的Ianalog_out的第一分量，并且包括十五个DAC电流源元件1041至10415，该DAC电流源元件中的每一个具有大约2G的增益，该增益是电流源元件104中的每一个的理想增益。具体地，每个元件104x具有2G+ex的增益，其中ex是具有正值或者负值的增益误差。例如，ex可以大约在2G的0％至5％范围内。
第二分段96配置为生成与数字输入信号x的最低有效位(LSB)相对应的Ianalog_out的第二分量，并且包括两个DAC电流源元件1061和1062，该DAC电流源元件中的每一个具有大约G的增益，该增益是用于电流源元件104中的每一个的理想增益，并且是第一分段94的电流元件104中的每一个的理想增益2G的1/2。具体地，每个电流元件106x具有G+ex的增益，其中ex是具有正值或者负值的增益误差。例如，ex可以大约在G的0％至5％范围内。在第一分段与第二分段94与96之间的为2的该增益缩放比例的原因是，由元件1061和1062生成的Ianalog_out的分量与数字输入信号x的20位位置相对应，并且由元件104生成的Ianalog_out的分量与x的21位位置相对应。
并且，组合器100是电流求和节点，电流元件104和106中的所有的输出耦合至该电流求和节点。
即使图8的5位分段式DAC90与图5的5位分段式DAC70相比包括一个额外的电流元件1062(总计17个元件104和106、和分别耦合至这些元件的17个线路)，这与包括31个DAC元件和31个线路的5位DWADAC相比，DAC元件和线仍然明显更少。
一般而言，如下面更加详细描述的，5位版本的DAC90的一个实施例通过有时将第二分段96的电流元件106中的两者与第一分段94的电流元件104中的一个交换，来生成具有比图5的分段式DAC70更少的非线性失真的Ianalog_out。控制器102(图7)以DWA方式来操作4位第一DAC分段94，除非有时，控制器不是激活生成Ianalog_out的第一分量所需的所有电流元件104，而是使这些电流元件104中的一个去激活、或者维持不激活，并且替代其，激活电流元件106中的两者。
仍然参照图8，表I根据一个实施例描述了第二DAC分段96的DAC元件106的激活对于余数r的当前值和循环位置。
表I
从表I可以得出以下观察结果。当q＝0并且r＝0时，其意味着x＝0，那么DAC元件104和106都是不激活的，并且因此，不发生交换。当q≠0并且r＝0时，在第一循环位置中，DAC元件1061和1062两者都是不激活的，并且因此，不发生交换；但是在第二序列位置中，DAC元件1061和1062两者都是激活的，并且控制器(图7)使DAC元件104中的一个去激活或者维持不激活，从而有效地用激活元件1061和1062来交换在其他情况下会是激活的的不激活DAC元件104。控制器102激活两个电流元件106来替换一个电流元件104，这是因为电流元件106的增益中的每一个大约是电流元件104的增益的1/2。并且，当r＝1时，无论q的值如何，在第一循环位置中，元件1061是激活的并且元件1062是不激活的，这是因为，响应于等于1的x的LSB，仅仅需要元件106中的一个是激活的，并且在第二循环位置中，元件1061是不激活的并且元件1062是激活的。
仍然参照表I，概括地说，通过响应于r＝0(并且q≠0)交替地用元件106来交换元件104，并且响应于r＝1交替地激活元件1061和1062，控制器102按照成形由在第一DAC分段与第二DAC分段之间的增益差导致的非线性度噪声的方式，来操作第一DAC分段94和第二DAC分段96。具体地，控制器102有效地将该非线性度噪声推至更高频率，从而，与图5的分段式DAC70相比，可以通过图1的滤波器16或者通过图1的滤波器和抽取器20去除更多的该噪声。
图9是根据一个实施例的图7和图8的5位版本的分段式DAC90的操作的流程图。
参照图7至图9，根据一个实施例对DAC90的操作进行描述。
在步骤110中，控制器102将数字输入值x除以2P＝21＝2，以生成4位商数q和1位余数r。
在对于r＝0的第一循环位置期间，在步骤112中，控制器102去激活第二DAC分段96(在图9中的DAC2)。
在步骤114中，控制器102响应于q(上面结合图7描述的值y为0)，来确定要激活的第一DAC分段94(在图9中的DAC1)的电流元件104的数量，通过使用DWA来确定需要激活哪个元件，并且然后激活这些元件。例如，如果q＝0101，那么控制器102确定要激活五个电流元件104，使用DWA来确定要激活哪五个电流元件104，并且激活这五个元件104。
然后，在步骤116中，第一DAC分段94有效地将由激活的元件104生成的信号乘以大约2，以生成Ianalog_output(因为第二DAC分段96是不激活的，所以第一DAC分段在整体上生成Ianalog_out)。如上面所描述的，该乘以2是因为，元件104中的每一个与在x的21＝2位位置中的位相对应，并且本质上受第一DAC分段94的DAC元件104中的每一个的增益的影响，该增益大约是第二DAC分段96的DAC元件106中的每一个的增益的两倍。
在对于r＝0的第二循环位置期间，在步骤117中，控制器102激活第二DAC分段96(在图9中的DAC2)的元件1061和1062，来生成Ianalog-out的第二分量-如上面所描述的，然而，如果q＝x＝r＝0，那么控制器102去激活元件1061和1062。
在步骤118中，控制器102从q减去y＝1，这是因为激活的元件1061和1062替代了控制器在其他情况下会响应于q激活的电流元件104中的一个。
然后，在步骤120中，控制器102响应于q-1来确定第一DAC分段94(在图9中的DAC1)的电流元件104的要激活的数量，通过使用DWA来确定需要激活哪个元件，并且然后激活这些元件。例如，如果q＝0101，那么q–0001＝0100并且控制器102确定要激活四个电流元件104。接下来，控制器102使用DWA来确定要激活哪四个电流元件106，并且激活这四个电流元件。
接下来，在步骤122中，第一DAC分段94有效地将由激活的元件104生成的信号乘以大约2，以生成Ianalog_output的第一分量。如上面所描述的，该乘以2是因为，元件104中的每一个与在21＝2位位置中的位相对应，并且本质上受第一DAC分段94的DAC元件104中的每一个的增益的影响，该增益大约是第二DAC分段96的DAC元件106中的每一个的增益的两倍。
然后，在步骤124中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
控制器102记录对于r的循环位置的追踪，并且，针对r＝0的随后出现重复上面描述的序列性的、循环性的程序。
仍然参照图9，在对于r＝1的第一循环位置期间，在步骤126中，控制器激活元件1061并且去激活第二DAC分段96(在图9中的DAC2)的元件1062，以生成Ianalog-out的第二分量。
在步骤128中，控制器102响应于q(y＝0，这是因为，这是r＝1的第一循环位置)来确定第一DAC分段94(在图9中的DAC1)的电流元件104的要激活的数量，通过使用DWA来确定需要激活哪个元件，并且然后激活这些元件。例如，如果q＝0101，那么控制器102确定要激活五个电流元件104。接下来，控制器102使用DWA来确定要激活哪五个电流元件104，并且激活这五个电流元件。
然后，在步骤130中，第一DAC分段94有效地将由激活的元件104生成的信号乘以大约2，以生成Ianalog_output的第一分量。如上面所描述的，该乘以2是因为，元件104中的每一个与在21＝2位位置中的位相对应，并且本质上受第一DAC分段94的DAC元件104中的每一个的增益的影响，该增益大约是第二DAC分段96的DAC元件106中的每一个的增益的两倍。
接下来，在步骤132中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
并且，在对于r＝1的第二循环位置期间，在步骤134中，控制器102去激活元件1061并且激活第二DAC分段96(在图9中的DAC2)的元件1062，以生成Ianalog-out的第二分量。
在步骤136中，控制器102响应于q(y＝0，这是因为，这是r＝1的第一循环位置)来确定第一DAC分段94(在图9中的DAC1)的电流元件104的要激活的数量，通过使用DWA来确定需要激活哪个元件，并且然后激活这些元件。例如，如果q＝0101，那么控制器102确定要激活五个电流元件104。接下来，控制器102使用DWA来确定要激活哪五个电流元件104，并且激活这五个元件。
然后，在步骤138中，第一DAC分段94有效地将由激活的元件104生成的信号乘以大约2，以生成Ianalog_output的第一分量。如上面所描述的，该乘以2是因为，元件104中的每一个与在21＝2位位置中的位相对应，并且本质上受第一DAC分段94的DAC元件104中的每一个的增益的影响，该增益大约是第二DAC分段96的DAC元件106中的每一个的增益的两倍。
接下来，在步骤140中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
控制器102记录对于r的循环位置的追踪，并且，针对r＝1的随后出现重复上面描述的序列性的、循环性的程序。
仍然参照图7至图9，如上面所描述的，第一DAC分段94至少理论上地，使用DWA通过将失配误差转换为恒定的增益误差来平均/去除由其失配误差导致的非线性度。
对于第二DAC分段96，在可能的两个偶数事件(r＝0)和两个可能的奇数事件(r＝1)的四循环分组(four-cyclegrouping)期间的平均失配误差，是由以下方程式给出的恒定输出偏移β：
(2) β e 106 _ 1 + e 106 _ 2 2
其中e106_1＝G106_1-G是元件1061的量化误差，并且e106_2＝G106_2-G是元件1062的量化误差，从而将第二DAC分段96的失配误差有效地转换为恒定偏移误差β(如上面所描述的，G106_1和G106_2可以为正或者负)。
如上面所描述的，因为至少理论上地分别将第一DAC分段和第二DAC分段94和96的失配误差转换为恒定增益误差和恒定偏移误差β，所以有效地消除了由分量失配引入第一DAC分段和第二DAC分段中的失配误差，并且因此，未添加使分段式DAC90的SNR或者含有分段式DAC的ΣΔADC的SNR恶化的非线性度噪声。
但是，因为如上面描述的有时将第二DAC分段96的DAC元件1061和1062“交换”为第一DAC分段94以获得针对第二DAC分段的恒定偏移β，所以第一DAC分段的有效增益误差实际上不是恒定的，并且因此，该非恒定的增益误差可以添加使5位版本的分段式DAC90的SNR恶化的一些非线性噪声。具体地，第一DAC分段94的归一化增益α由以下方程式表示：
(3) α = 1 + e 104 _ 1 + ... + e 104 _ 15 d e n
其中方程式(3)的右侧的最右项是增益误差，并且den(“分母”的简称)具有取决于从量化器18(图1)至5位版本的分段式反馈DAC90的输入数的序列的变化。例如，如果来自量化器18的序列是都相似的数，例如，4,4,4,….4或者7,7,7,….,7，那么den由以下方程式表示：
(4) d e n = { x * 15 q u o t i e n t ( x 2 ) * r e m a i n d e r ( x 2 ) } + { x * 15 q u o t i e n t ( x 2 ) - 1 2 * | r e m a i n d e r ( x 2 ) - 1 | }
其中，例如，quotient(5/2)(商数(5/2))＝2并且remainder(5/2)(余数(5/2))＝1。
针对来自量化器18(图1)的数的任何序列，α的范围如下：
(5) α = 1 + e 104 _ 1 + ... + e 104 _ 15 60 至 α = 1 + e 104 _ 1 + ... + e 104 _ 15 31
(即，31≤den≤60，其中den可以取该范围内的非整数值)。
而且，按照方程式(2)，针对5位版本的分段式DAC90的偏移误差是其对于任何序列都是恒定的；偏移β包括仅仅来自第二DAC分段96的元件的失配误差的非零项。
如果存在至ΣΔADC10(图1)的明显“繁忙”输入信号，那么量化器18(图1)的输出明显改变，诸如在序列(4,5,6,…29,4,5,6,….,29,….)中。对于这种量化器序列，当DAC90用作图1的ADC10的反馈DAC22时，第一分段94的增益α为或者接近为：
(6) α = 1 + e 104 _ 1 + ... + e 104 _ 15 31
即，den为或者接近为31，其在den范围的下端处，由此允许增益α接近按照方程式(1)的5位DWADAC的增益。或者，从另一种角度来看，对于“繁忙”量化器序列，5位版本的分段式DAC90的第一分段94的增益误差(方程式(6)的右侧的最右项)接近5位不分段式DWADAC的增益误差。
如果对于第一DAC分段和第二DAC分段94和96的元件104和106存在不超过1％的失配误差(即，G104_x–G≤±0.01·G和G106_x–2G≤±0.01·2G)，那么，如上面描述的，第一分段增益α的变化将取决于输入至DAC的值的序列，以及因此，在5位分段式DAC90的输出中的线性失真的变化将取决于输入至DAC的值的序列。但是，大量MATLAB模拟已经表明，对于不超过1％的失配误差，ADC10(图1)的SNR，在含有作为反馈DAC22的DAC90时，仍然比120dB更好。这意味着，增益误差的变化(在上面的方程式(6)的右侧的最右项)低于-120dB。
而且，如果5位版本的DAC90的增益α从α1至α2变化，那么由反馈DAC引入到ADC10(图1)的输出ANALOG_OUT中的噪声由以下方程式给出：
(7)
如果增益α在两个以上的值之间变化，那么用于引入的噪声的表达式可能会更加复杂，但是，对于将采样速率为至少128的5位版本的分段式DAC90用作反馈DAC22的ADC10，ANALOG_OUT的SNR仍然保持比120dB更好。
参照图7和图8，设想5位版本的分段式DAC90的替代实施例。例如，第一DAC分段和第二DAC分段94和96不是包括DAC电流源元件104和106，而是可以包括电容器元件或者其他类型的DAC元件。
图10是根据一个实施例的图7的6位电流输出版本的DAC90的第一DAC分段和第二DAC分段94和96以及组合器100的示意图，其中N＝6，m＝4，并且p＝2。
4位第一分段94，其可以与图7的5位版本的DAC90的4位第一分段94相似，提供与数字输入信号x的四个MSB相对应的Ianalog_out的分量，并且包括十五个DAC电流源元件1501至15015，该DAC电流源元件中的每一个具有大约4G的增益，该增益是每个元件150的理想增益。具体地，每个电流元件150x具有4G+ex的增益，其中ex是增益误差并且可以是正值或者负值。例如，ex可以在4G的0％至±5％范围内。
第二分段96提供与数字输入信号x相对应的Ianalog_out的分量，并且包括四个DAC电流源元件1521至1524。电流源元件1521和1522具有大约G的增益，其是这些元件的理想增益并且是第一分段94的电流元件150中的每一个的理想增益4G的1/4。具体地，每个元件1521至1522具有G+ex的增益，其中ex是增益误差并且可以是正值或者负值。例如，ex可以在G的0％至±5％范围内。并且，电流元件1523至1524中的每一个具有大约2G的增益，其是这些元件的理想增益并且是第一分段94的电流元件150中的每一个的理想增益4G的1/2。具体地，每个电流元件1523至1524具有2G+ex的增益，其中ex是增益误差并且可以是正值或者负值。例如，ex可以在2G的0％至±5％范围内。在第一分段和第二分段94和96之间的该增益按比例缩放的原因是，由元件1521至1524提供的Ianalog_out的分量与数字输入信号的值x的20和21位位置相对应，并且分别由元件150提供的Ianalog_out的分量与x的22位位置相对应。
并且，组合器100是电流求和节点，所有电流元件150和152的输出耦合至该电流求和节点。
即使图7的6位版本的分段式DAC90与标准的6位分段式DAC相比包括两个额外的电流元件1524、1523、和1522(总计19个元件150和152以及承载由这些元件生成的电流的19个线路)，其将具有17个DAC元件和线路，这仍然明显少于6位DWAADC包括的63个DAC元件。
一般而言，如下面更加详细描述的，6位版本的DAC90通过有时用第二分段96的电流源元件152中的两个、三个、或者四个来交换第一分段94的电流源元件150中的一个，来生成具有比图5的6位版本的分段式DAC70更少的非线性失真的Ianalog_out。控制器102(图7)以DWA方式来操作4位第一DAC分段94，但是有时，控制器不是激活生成Ianalog_out的第一分量所需的所有元件150，而是使这些元件150中的一个去激活、或者保持不激活，并且替代其，激活电流元件152中的至少一个(例如，两个或者三个)。
表II描述了根据一个实施例的图10的第二DAC分段96的DAC元件152的激活对于r的当前值和循环位置。
表II
从表II可以得出以下观察结果。当x＝q＝r＝0时，那么DAC元件150和152都是激活的，并且因此，无论r的循环位置如何都不发生交换。而且，因为每个元件150的增益大约是每个元件1523和1524的增益的两倍并且大约是每个元件1521和1522的增益的四倍，可以交换到第一DAC分段94中的元件152的组合仅仅是：1523和1524；1521、1522、和1523；以及1521、1522、和1524。
仍然参照表II，概括地说，通过交替地用元件152来交换元件150，并且交替地激活元件1521、1522、1522、和1524，控制器102以DWA的方式操作第一DAC分段94，并且以将由在DAC分段94和96中的元件失配和在DAC分段94和96之间的增益差导致的非线性度噪声推至更高频率的方式来操作第二DAC分段96，从而，与图5的分段式DAC70相比，可以通过图1的滤波器和抽取器20去除更多的该噪声。
图11A至图11D是根据一个实施例的图7和图10的6位版本的分段式DAC90的操作的流程图。
参照图7、图10、和图11A至图11D，根据一个实施例对6位版本的DAC90的操作进行描述。
在步骤160中，控制器102将数字输入值x除以2P＝22＝4，以生成4位商数q和2位余数r。
在对于r＝0的第一序列或循环位置期间，在步骤162中，控制器102去激活第二DAC分段96(在图11中的DAC2)。
在步骤164中，控制器102响应于q(y＝0，这是因为不存在交换)来确定第一DAC分段94(在图11中的DAC1)的电流元件150的要激活的数量，通过使用DWA来确定需要激活哪个元件，并且然后激活这些元件。例如，如果q＝0101，那么控制器102确定要激活五个元件150。接下来，控制器102使用DWA来确定要激活哪五个电流元件150，并且激活这五个电流元件。
然后，在步骤166中，第一DAC分段94有效地将由激活的元件150生成的信号乘以大约4，以生成Ianalog_output(因为第二DAC分段96是不激活的，所以第一DAC分段在其整体上生成Ianalog_out)。如上面所描述的，该乘以4是因为，元件150中的每一个表示在22＝4位位置中的位，并且本质上受第一DAC分段94的DAC元件150的增益的影响，该增益大约是第二DAC分段96的DAC元件1521和1522的增益的四倍，并且是第二DAC分段96的DAC元件1523和1524的增益的两倍。
在对于r＝0的第二循环位置期间，在步骤168中，控制器102激活第二DAC分段96(在图11A中的DAC2)的元件1521和1522，并且在步骤170中激活第二DAC分段96的元件1523，以生成Ianalog-out的第二分量-如上面所描述的，然而，如果q＝x＝r＝0，那么控制器102去激活元件1521、1522、和1523。
在步骤172中，第二DAC分段96有效地将由激活的元件1523生成的信号乘以大约2。如上面所描述的，该乘以2是因为，元件1523表示在21＝2位位置中的位，并且本质上受DAC元件1523的增益的影响，该增益大约是DAC元件1521和1522中的每一个的增益的两倍。
在步骤174中，控制器102设置y＝1，这是因为激活的元件1521、1522、和1523替代了控制器在其他情况下会响应于q而激活的电流元件150中的一个。
然后，在步骤176中，控制器102响应于q-1来确定第一DAC分段94(在图11A中的DAC1)的电流元件150的要激活的数量，通过使用DWA来确定需要激活哪个元件，并且然后激活这些元件。例如，如果q＝0101，那么q–0001＝0100并且控制器102确定要激活四个电流元件150。接下来，控制器102使用DWA来确定要激活哪四个电流元件150，并且激活这四个电流元件。
然后，在步骤178中，第一DAC分段94有效地将由激活的元件150生成的信号乘以大约4，以生成Ianalog_output的第一分量。如上面所描述的，该乘以4是因为，元件150中的每一个表示在22位位置中的位，并且本质上受第一DAC分段94的DAC元件150的增益的影响，该增益大约是第二DAC分段96的DAC元件1523和1524的增益的两倍，并且大约是第二DAC分段96的DAC元件1521和1522的增益的四倍。
接下来，在步骤180中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
在对于r＝0的第三循环位置期间，在步骤182中，控制器102激活第二DAC分段96(在图11A中的DAC2)的元件1521和1522，并且在步骤184中激活第二DAC分段96的元件1524，以生成Ianalog-out的第二分量-如上面所描述的，然而，如果q＝x＝r＝0，那么控制器102去激活元件1521、1522、和1523。
在步骤186中，第二DAC分段96有效地将由激活的元件1524生成的信号乘以大约2。如上面所描述的，该乘以2是因为，元件1524表示在21位位置中的位，并且本质上受第二DAC分段96的DAC元件1524的增益的影响，该增益大约是第二DAC分段的DAC元件1521和1522中的每一个的增益的两倍。
在步骤188中，控制器102设置y＝1，这是因为激活的元件1521、1522、和1524替代了控制器在其他情况下会响应于q而激活的电流元件150中的一个。
然后，在步骤189中，控制器102响应于q-1来确定第一DAC分段94(在图11A中的DAC1)的电流元件150的要激活的数量，通过使用DWA来确定要激活哪个元件，并且然后激活这些元件。例如，如果q＝0101，那么q–0001＝0100并且控制器102确定要激活四个电流元件150。接下来，控制器102使用DWA来确定要激活哪四个元件150，并且激活这四个元件。
接下来，在步骤190中，第一DAC分段94有效地将由激活的元件150生成的信号乘以大约4，以生成Ianalog_output的第一分量。如上面所描述的，该乘以4是因为，元件150中的每一个表示在22位位置中的位，并且本质上受第一DAC分段94的DAC元件150的增益的影响，该增益大约是第二DAC分段96的DAC元件1523和1524的增益的两倍，并且大约是第二DAC分段96的DAC元件1521和1522的增益的四倍。
然后，在步骤192中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
并且，在对于r＝0的第四循环位置期间，在步骤194中，控制器102激活第二DAC分段96(在图11中的DAC2)的元件1523和1524，来生成Ianalog-out的第二分量-如上面所描述的，然而，如果q＝x＝r＝0，那么控制器102去激活元件1523和1524。
在步骤196中，第二DAC分段96有效地将由激活的元件1523和1524生成的信号乘以大约2。如上面所描述的，该乘以2是因为，元件1523和1524中的每一个表示在21位位置中的位，并且本质上受第二DAC分段96的DAC元件1523和1524的增益的影响，该增益大约是第二DAC分段96的DAC元件1521和1522两者的增益的两倍。
在步骤198中，控制器102设置y＝1，这是因为激活的元件1523和1524替代了控制器在其他情况下会响应于q而激活的电流元件150中的一个。
然后，在步骤200处，控制器102响应于q-1来确定第一DAC分段94(在图1中的DAC1)的电流元件150的要激活的数量，通过使用DWA来确定要激活哪个元件，并且然后激活这些元件。例如，如果q＝0101，那么q–0001＝0100并且控制器102确定要激活四个电流元件150。接下来，控制器102使用DWA来确定要激活哪四个元件150，并且激活这四个元件。
接下来，在步骤202中，第一DAC分段94有效地将由激活的元件150生成的信号乘以大约4，以生成Ianalog_output的第一分量。如上面所描述的，该乘以4是因为，元件150中的每一个表示在22位位置中的位，并且本质上受第二DAC分段96的DAC元件150的增益的影响，该增益大约是第二DAC分段96的DAC元件1523和1524的增益的两倍，并且大约是第二DAC分段96的DAC元件1521和1522的增益的四倍。
然后，在步骤204中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
控制器102记录对于r的循环位置的追踪，并且，针对r＝0的随后出现重复上面描述的序列性的、循环性的程序。
参照图11B，在对于r＝1的第一序列或者循环位置期间，在步骤206中，控制器102激活第二DAC分段96(在图11B中的DAC2)的元件1521，以生成Ianalog_out的第二分量。
在步骤208中，控制器102响应于q(y＝0，这是因为，没有用元件152来交换元件150)来确定第一DAC分段94(在图11中的DAC1)的电流元件150的要激活的数量，通过使用DWA来确定要激活哪个元件，并且然后激活这些元件。例如，如果q＝0101，那么控制器102确定要激活五个电流元件150。接下来，控制器102使用DWA来确定要激活哪五个电流元件150，并且激活这五个电流元件。
然后，在步骤210中，第一DAC分段94有效地将由激活的元件150生成的信号乘以大约4，以生成Ianalog_output。如上面所描述的，该乘以4是因为，元件150中的每一个表示在22位位置中的位，并且本质上受第一DAC分段94的DAC元件150的增益的影响，该增益大约是第二DAC分段96的DAC元件1521和1522的增益的四倍，并且是第二DAC分段96的DAC元件1523和1524的增益的两倍。
接下来，在步骤212中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
并且在对于r＝1的第二循环位置期间，在步骤214中，控制器102激活第二DAC分段96(在图11B中的DAC2)的元件1052，以生成Ianalog-out的第二分量。
在步骤216中，控制器102响应于q(y＝0，这是因为，没有用元件152来交换元件150)来确定第一DAC分段94(在图11中的DAC1)的电流元件150的要激活的数量，通过使用DWA来确定要激活哪个元件，并且然后激活这些元件。例如，如果q＝0101，那么控制器102确定要激活五个电流元件150。接下来，控制器102使用DWA来确定要激活哪五个电流元件150，并且激活这五个电流元件。
然后，在步骤218中，第一DAC分段94有效地将由激活的元件150生成的信号乘以大约4，以生成Ianalog_output。如上面所描述的，该乘以4是因为，元件150中的每一个表示在x的22位位置中的位，并且本质上受第一DAC分段94的DAC元件150的增益的影响，该增益大约是第二DAC分段96的DAC元件1521和1522的增益的四倍，并且是第二DAC分段96的DAC元件1523和1524的增益的两倍。
接下来，在步骤220中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
在对于r＝1的第三循环位置期间，在步骤222中，控制器102激活第二DAC分段96(在图11B中的DAC2)的元件1521，并且在步骤224中激活第二DAC分段96的元件1523和1524，以生成Ianalog_out的第二分量。
在步骤226中，第二DAC分段96有效地将由激活的元件1523和1524生成的信号乘以大约2。如上面所描述的，该乘以2是因为，元件1523和1524中的每一个表示在21位位置中的位，并且本质上受第二DAC分段的DAC元件1523和1524的增益的影响，该增益大约是第二DAC分段的DAC元件1521和1522的增益的两倍。
在步骤228中，控制器102设置y＝1，这是因为激活的元件1523和1524替代了控制器在其他情况下会响应于q而激活的电流元件150中的一个。
然后，在步骤230处，控制器102响应于q-1来确定第一DAC分段94(在图1中的DAC1)的电流元件150的要激活的数量，通过使用DWA来确定需要激活哪个元件，并且然后激活这些元件。例如，如果q＝0101，那么q–0001＝0100并且控制器102确定要激活四个电流元件150。接下来，控制器102使用DWA来确定要激活哪四个电流元件150，并且激活这四个电流元件。
接下来，在步骤232中，第一DAC分段94有效地将由激活的元件150生成的信号乘以大约4，以生成Ianalog_output的第一分量。如上面所描述的，该乘以4是因为，元件150中的每一个表示在22位位置中的位，并且本质上受第一DAC分段94的DAC元件150的增益的影响，该增益大约是第二DAC分段96的DAC元件1523和1524的增益的两倍，并且大约是第二DAC分段96的DAC元件1521和1522的增益的四倍。
接下来，在步骤234中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
并且，在对于r＝1的第四循环位置期间，在步骤236中，控制器102激活第二DAC分段96(在图11B中的DAC2)的元件1052，并且在步骤238中激活第二DAC分段96的元件1523和1524，以生成Ianalog_out的第二分量。
在步骤240中，第二DAC分段96有效地将由激活的元件1523和1524生成的信号乘以大约2。如上面所描述的，该乘以2是因为，元件1523和1524中的每一个表示在21位位置中的位，并且本质上受第二DAC分段的DAC元件1523和1524的增益的影响，该增益大约是第二DAC分段的DAC元件1521和1522的增益的两倍。
在步骤242中，控制器102减去设置y＝1，这是因为激活的元件1523和1524替代了控制器在其他情况下会响应于q而激活的电流元件150中的一个。
然后，在步骤244中，控制器102响应于q-1来确定第一DAC分段94(在图1中的DAC1)的电流元件150的要激活的数量，通过使用DWA来确定需要激活哪个元件，并且然后激活这些元件。例如，如果q＝0101，那么q–0001＝0100并且控制器102确定要激活四个电流元件150。接下来，控制器102使用DWA来确定要激活哪四个电流元件150，并且激活这四个电流元件。
接下来，在步骤246中，第一DAC分段94有效地将由激活的元件150生成的信号乘以大约4，以生成Ianalog_output的第一分量。如上面所描述的，该乘以4是因为，元件150中的每一个表示在22位位置中的位，并且本质上受第一DAC分段94的DAC元件150的增益的影响，该增益大约是第二DAC分段96的DAC元件1523和1524的增益的两倍，并且大约是第二DAC分段96的DAC元件1521和1522的增益的四倍。
然后，在步骤248中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
控制器102记录对于r的循环位置的追踪，并且，针对r＝1的随后出现重复图11B的上面描述的序列性的、循环性的程序。
参照图11C，在对于r＝2的第一循环位置期间，在步骤250中，控制器102激活第二DAC分段96(在图11C中的DAC2)的元件1521和1522，以生成Ianalog_out的第二分量。
在步骤252中，控制器102响应于q(y＝0，这是因为，没有用元件152来交换元件150)来确定第一DAC分段94(在图11C中的DAC1)的电流元件150的要激活的数量，通过使用DWA来确定需要激活哪个元件，并且然后激活这些元件。
然后，在步骤254中，第一DAC分段94有效地将由激活的元件150生成的信号乘以大约4，以生成Ianalog_output。
接下来，在步骤256中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
在对于r＝2的第二循环位置期间，在步骤258中，控制器102激活第二DAC分段96(在图11C中的DAC2)的元件1523。
在步骤260中，第二DAC分段96有效地将由激活的元件1523生成的信号乘以大约2，以生成Ianalog_out的第二分量。
在步骤262中，控制器102响应于q(y＝0，这是因为，没有用元件152来交换元件150)来确定第一DAC分段94(在图11中的DAC1)的电流元件150的要激活的数量，通过使用DWA来确定需要激活哪个元件，并且然后激活这些元件。
然后，在步骤264中，第一DAC分段94有效地将由激活的元件150生成的信号乘以大约4，以生成Ianalog_output。
接下来，在步骤266中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
在对于r＝2的第三循环位置期间，在步骤268中，控制器102激活第二DAC分段96(在图11C中的DAC2)的元件1524。
在步骤270中，第二DAC分段96有效地将由激活的元件1524生成的信号乘以大约2，以生成Ianalog_out的第二分量。
在步骤272中，控制器102响应于q(y＝0)来确定第一DAC分段94(在图11中的DAC1)的电流元件150的要激活的数量，通过使用DWA来确定需要激活哪个元件，并且然后激活这些元件。
然后，在步骤274中，第一DAC分段94有效地将由激活的元件150生成的信号乘以大约4，以生成Ianalog_output。
接下来，在步骤276中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
并且，在对于r＝2的第四循环位置期间，在步骤278中，控制器102激活第二DAC分段96(在图11C中的DAC2)的元件1521和1522，并且在步骤280中激活第二DAC分段96的元件1523和1524，以生成Ianalog_out的第二分量。
在步骤282中，第二DAC分段96有效地将由激活的元件1523和1524生成的信号乘以大约2。
在步骤284中，控制器102设置y＝1，这是因为激活的元件1523和1524替代了控制器在其他情况下会响应于q而激活的电流元件150中的一个。
然后，在步骤286中，控制器102响应于q-1来确定第一DAC分段94(在图11C中的DAC1)的电流元件150的要激活的数量，通过使用DWA来确定需要激活哪个元件，并且然后激活这些元件。
接下来，在步骤288中，第一DAC分段94有效地将由激活的元件150生成的信号乘以大约4，以生成Ianalog_output的第一分量。
然后，在步骤290中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
控制器102记录对于r的循环位置的追踪，并且，针对r＝2的随后出现重复图11C的上面描述的序列性的、循环性的程序。
参照图11D，在对于r＝3的第一循环位置期间，在步骤292中，控制器102激活第二DAC分段96(在图11D中的DAC2)的元件1521，并且在步骤294中激活第二DAC分段96的元件1523，以生成Ianalog_out的第二分量。
在步骤296中，第二DAC分段96有效地将由激活的元件1523生成的信号乘以大约2。
在步骤298中，控制器102响应于q(y＝0)来确定第一DAC分段94(在图11D中的DAC1)的电流元件150的要激活的数量，通过使用DWA来确定需要激活哪个元件，并且然后激活这些元件。
然后，在步骤300中，第一DAC分段94有效地将由激活的元件150生成的信号乘以大约4，以生成Ianalog_output。
接下来，在步骤302中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
在对于r＝3的第二循环位置期间，在步骤304中，控制器102激活第二DAC分段96(在图11D中的DAC2)的元件1521，并且在步骤306中激活第二DAC分段96的元件1524，以生成Ianalog_out的第二分量。
在步骤308中，第二DAC分段96有效地将由激活的元件1524生成的信号乘以大约2。
在步骤310中，控制器102响应于q(y＝0)来确定第一DAC分段94(在图11D中的DAC1)的电流元件150的要激活的数量，通过使用DWA来确定需要激活哪个元件，并且然后激活这些元件。
然后，在步骤312中，第一DAC分段94有效地将由激活的元件150生成的信号乘以大约4，以生成Ianalog_output。
接下来，在步骤314中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
在对于r＝3的第三循环位置期间，在步骤316中，控制器102激活第二DAC分段96(在图11D中的DAC2)的元件1522，并且在步骤318中激活第二DAC分段96的元件1523，以生成Ianalog_out的第二分量。
在步骤320中，第二DAC分段96有效地将由激活的元件1523生成的信号乘以大约2。
在步骤322中，控制器102响应于q(y＝0，这是因为，没有用元件152来交换元件150)来确定第一DAC分段94(在图11中的DAC1)的电流元件150的要激活的数量，通过使用DWA来确定需要激活哪个元件，并且然后激活这些元件。
然后，在步骤324中，第一DAC分段94有效地将由激活的元件150生成的信号乘以大约4，以生成Ianalog_output的第一分量。
接下来，在步骤326中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
并且，在对于r＝3的第四循环位置期间，在步骤328中，控制器102激活第二DAC分段96(在图11D中的DAC2)的元件1522，并且在步骤330中激活第二DAC分段96元件1524，以生成Ianalog-out的第二分量。
在步骤332中，第二DAC分段96有效地将由激活的元件1524生成的信号乘以大约2。
在步骤334中，控制器102响应于q(y＝0，这是因为，没有用元件152来交换元件150)来确定第一DAC分段94(在图11中的DAC1)的电流元件150的要激活的数量，通过使用DWA来确定需要激活哪个元件，并且然后激活这些元件。
然后，在步骤336中，第一DAC分段94有效地将由激活的元件150生成的信号乘以大约4，以生成Ianalog_output的第一分量。
接下来，在步骤338中，在求和节点100处，将Ianalog_out的第一分量和第二分量求和，以生成Ianalog_out。
控制器102记录对于r的循环位置的追踪，并且，针对r＝3的随后出现重复图11D的上面描述的序列性的、循环性的程序。
仍然参照图7、图10和图11，如上面描述的，至少理论上地，分段式DAC90的6位版本的第一DAC分段94使用DWA通过将失配误差转换为恒定的增益误差来平均/去除由其失配误差导致的非线性度。
对于第二DAC分段96，分别在用于r＝0、r＝1、r＝2和r＝3中的每一个的可能的四个事件的十六循环分组(sixteen-cyclegrouping)期间的平均失配误差是由以下方程式表示的恒定偏移β：
(8) β = e 152 _ 1 + e 152 _ 2 + e 152 _ 3 + e 152 _ 4 4
其中，e152_1＝G152_1–G是元件1521的量化误差，e152_2＝G152_2–G是元件1522的量化误差，e152_3＝G152_3–2G是元件1523的量化误差，并且e152_4＝G152_4–2G是元件1524的量化误差。按照方程式(8)，将第二DAC分段96的失配误差有效地转换为恒定偏移误差β(如上面描述的，e152_1、e152_2、e152_3和e152_4可以为正或者负)。
如上面描述的，因为至少理论上地将第一DAC分段和第二DAC分段94和96的失配误差分别转换为恒定增益误差和恒定偏移误差β，所以有效地消除了由第一DAC分段和第二DAC分段中的分量失配引入的失配误差，并且因此，未添加使6位版本的分段式DAC90的SNR或者含有分段式DAC的ΣΔADC的SNR恶化的非线性噪声。
但是，因为如上面描述的有时将第二分段式DAC96的DAC元件1521、1522、1523和1524“交换”为第一DAC分段94以获得针对第二DAC分段的恒定偏移β，所以第一DAC分段的有效增益误差实际上不是恒定的，并且因此，该非恒定的增益误差可能添加了使6位版本的分段式DAC90的SNR恶化的一些非线性噪声。具体地，第一DAC分段94的增益α由以下方程式给出：
(9) α = 1 + e 150 _ 1 + ... + e 150 _ 15 d e n
其中den(“分母”的简写)具有取决于从量化器18(图1)至6位版本的分段式反馈DAC90的输入数的序列的变化。例如，如果来自量化器18的序列是都相似的数，比如(4,4,4,….4,或者7,7,7,….,7等)，那么den由以下方程式表示：
(10) d e n = ( x * 15 q u o t i e n t ( x 4 ) - ( 3 - r e m a i n d e r ( x 4 ) 4 ) )
其中，例如，quotient(6/4)＝1并且remainder(6/4)＝2。
针对来自量化器18(图1)的数的任何序列，α的范围如下：
(11) α = 1 + e 150 _ 1 + ... + e 150 _ 15 240 至 α = 1 + e 150 _ 1 + ... + e 150 _ 15 63
(即，63≤den≤240，其中den可以取该范围内的非整数值)。
而且，按照方程式(8)，针对6位版本的分段式DAC90，偏移误差为其对于无论任何序列都是恒定的；偏移β包括仅仅由于第二DAC分段96的元件的失配误差的非零项。
如果存在至ΣΔADC10(图1)的明显“繁忙”输入信号，那么量化器18(图1)的输出明显改变，诸如在序列(6,…,58,6,….,58,….)中。对于这种量化器序列，当6位版本的分段式DAC90用作图1的反馈DAC22时，其增益α为或者接近为：
(12) α = 1 + e 150 _ 1 + ... + e 150 _ 15 63
即，den接近为63，其在表达式(11)的den范围的下端处，并且接近6位DWADAC的增益。或者，从另一种角度来看，对于“繁忙”量化器序列，6位版本的分段式DAC90的增益误差(方程式(12)的右侧的最右项)接近6位不分段式DWADAC的恒定增益误差。
如果在第一DAC分段和第二DAC分段94和96的元件150和152之间存在不超过1％的失配误差(即，G150_x–4G≤±0.01·4G、G152_x＝3or4–2G≤±0.01·2G、和G152_x＝1or2–G≤±0.01·G)，那么增益α的变化将取决于输入至DAC的值的序列，以及因此，在6位版本的分段式DAC90的输出中的线性失真的变化将取决于输入至DAC的值的序列。大量MATLAB模拟已经表明，对于不超过1％的失配误差，ADC10(图1)的SNR，在含有作为反馈DAC22的6位版本的DAC90时，仍然比108dB更好。这意味着，增益误差的变化(在上面的方程式(9)的右侧的最右项)低于-108dB。
而且，如果6位版本的DAC90的增益α在两个值α1至α2之间变化，那么，当将DAC90用作反馈DAC时，由DAC90引入到ADC10(图1)的输出ANALOG_OUT中的噪声为：
(13)
如果增益α在两个以上的值之间变化，那么用于引入的噪声的表达式可能会更加复杂，但是，当包括采样速率为至少128的6位版本的分段式DAC90时，ADC10(图1)的SNR仍然保持比108dB更好。
参照图7、图10和图11，设想6位版本的分段式DAC90的替代实施例。例如，DAC电流元件150和152可以是电容器元件或者其他类型的DAC元件。而且，控制器102可以按照不同的顺序来执行步骤的上述序列。
图12是根据一个实施例的包括图7的分段式DAC90的音频系统350的示意图。
系统350包括天线352、输入放大器354、输入解调器-滤波器356、ΣΔADC358、音频处理器360、输出DAC362、输出放大器364、音频渲染器366、和控制器368(控制器368可以与DAC90的控制器102(图7)分开、可以包括DAC90的控制器102、或者可以是DAC90的控制器102的部分)。ADC358包括DAC90作为反馈DAC(图7)，并且可以在其他之处与图1的ADC10相似。而且，音频渲染器366可以是一个或者多个扬声器。
在操作中，控制器368控制上面提及的系统350的部件，从而使得在一个实施例中，该系统如下地操作。
天线352接收模拟信号，诸如AM或者FM无线电信号，并且放大器354对该信号进行放大。
解调器-滤波器解调并且调节放大后的模拟信号。
ADC将解调并且调节后的模拟信号转换为数字信号，并且处理器360处理该数字信号(例如，增强该信号的质量，或者向该信号加上音效)。
DAC362将处理后的数字音频信号转换为模拟音频信号，放大器364对该模拟音频信号进行放大，并且渲染器366对放大后的模拟音频信号进行渲染。
仍然参照图12，设想系统350的替代实施例。例如，系统350可以是除了音频系统之外的一个类型的系统。而且，虽然系统350被描述为在ADC358中包括一个DAC90，但是系统350可以包括一个以上的DAC90，或者可以包括不作为ADC的部分的DAC90。
虽然在前述说明中已经阐述了本公开的各个实施例和优点，但是本公开仅仅是图示性质的，并且可以在细节方面进行改变，并且这些改变仍然在本公开的广义原理内。而且，可以将由上面描述的各个实施例执行的功能组合以由更少的元件执行、可以将其分开从而由更多的元件执行、或者可以将其组合到不同的功能块中，这取决于本公开所应用的电子系统的性质，如本领域中的技术人员要了解的。可以通过使用数字或者模拟电路装置、或者两者的组合，来实施上面描述的部件中的至少一些，并且同样，若合适，可以通过在合适的处理电路装置上执行的软件来实现上面描述的部件中的至少一些。还应该注意，可以将由上面论述的各个部件执行的功能组合从而由更少的元件执行、或者可以将其分开从而由另外的元件执行，这取决于图7的DAC90的特性。
从前述说明要了解到，虽然此处出于图示之目的已经对具体实施例进行了描述，但是在不脱离本公开的精神和范围的情况下，可以进行各种修改。而且，在针对特定实施例公开了替代例的情况下，该替代例也可以适用于其他实施例，即使未具体阐述。

Claims (32)

1.一种数模转换器，其特征在于，包括：
第一分段，所述第一分段包括第一数量的第一元件，所述第一元件配置为响应于数字信号的第一部分而生成第一模拟信号；
第二分段，所述第二分段包括第二数量的第二元件，所述第二元件配置为响应于所述数字信号的第二部分而生成第二模拟信号；
组合器，所述组合器配置为组合所述第一模拟信号和所述第二模拟信号以生成所得模拟信号；以及
控制器，所述控制器配置为去激活所述第一元件中的一个第一元件，并且配置为激活所述第二元件中的一个第二元件来替代所述第一元件中的被去激活的所述一个第一元件。
2.根据权利要求1所述的数模转换器，其特征在于：
所述数字信号的所述第一部分包括所述数字信号除以整数的商数；以及
所述数字信号的所述第二部分包括所述数字信号除以所述整数的余数。
3.根据权利要求1所述的数模转换器，其特征在于：
所述数字信号的所述第一部分包括所述数字信号除以底数2的整数次幂的商数；以及
所述数字信号的所述第二部分包括所述数字信号除以底数2的所述整数次幂的余数。
4.根据权利要求1所述的数模转换器，其特征在于：
所述数字信号的所述第一部分具有第一范围的值；以及
所述第一数量比在所述第一范围中的所述值的数量小1。
5.根据权利要求1所述的数模转换器，其特征在于：
所述数字信号的所述第一部分具有最大值；以及
所述第一数量等于所述最大值。
6.根据权利要求1所述的数模转换器，其特征在于：
所述数字信号的所述第一部分包括所述数字信号的最高有效部分；以及
所述数字信号的所述第二部分包括所述数字信号的最低有效部分。
7.根据权利要求1所述的数模转换器，其特征在于所述第一元件中的每一个具有相同的增益。
8.根据权利要求1所述的数模转换器，其特征在于所述第二元件中的每一个具有相同的增益。
9.根据权利要求1所述的数模转换器，其特征在于：
第一组所述第二元件中的每一个具有第一增益；以及
第二组所述第二元件中的每一个具有第二增益，所述第二增益与所述第一增益不同。
10.根据权利要求1所述的数模转换器，其特征在于：
所述第二元件中的每一个具有各自的增益；以及
所述第一元件中的每一个具有是所述第二元件中的每一个的所述相应增益的整数倍的增益。
11.根据权利要求1所述的数模转换器，其特征在于，所述组合器包括加法器，所述加法器配置为生成等于所述第一模拟信号和所述第二模拟信号之和的所述所得模拟信号。
12.根据权利要求1所述的数模转换器，其特征在于：
所述第一模拟信号和所述第二模拟信号分别包括第一模拟电流和第二模拟电流；以及
所述组合器包括节点，所述节点配置为接收所述第一模拟电流和所述第二模拟电流，并且配置为提供等于所述第一模拟电流和所述第二模拟电流之和的所得电流。
13.根据权利要求1所述的数模转换器，其特征在于，所述控制器配置为周期性地改变在所述第一元件与所述数字信号的所述第一部分之间的对应关系。
14.根据权利要求1所述的数模转换器，其特征在于：
所述数字信号的所述第一部分包括至少一个数位；以及
所述控制器配置为使得：所述第一元件中的每一个，在一段时期内以相同的数量的次数，生成与所述至少一个数位相对应的、所述模拟信号的一部分。
15.根据权利要求1所述的数模转换器，其特征在于：
所述数字信号的所述第一部分包括至少一个数位；以及
所述控制器配置为使得：所述第一元件中的每一个以相同的平均数量的次数，生成与所述至少一个数位相对应的、所述模拟信号的一部分。
16.根据权利要求1所述的数模转换器，其特征在于，所述控制器配置为，响应于所述数字信号的所述第二部分，而去激活所述第一元件中的一个第一元件并且激活所述第二元件中的一个第二元件来替代所述第一元件中的被去激活的所述一个第一元件。
17.一种模数转换器，其特征在于，包括：
输入节点，所述输入节点配置为接收模拟输入信号；
输出节点，所述输出节点配置为提供数字输出信号；
第一组合器，所述第一组合器配置为响应于所述模拟输入信号以及模拟反馈信号而生成模拟组合信号；
第一滤波器，所述第一滤波器配置为响应于所述模拟组合信号而生成经滤波的模拟信号；
量化器，所述量化器配置为将所述经滤波的模拟信号转换为中间数字信号；
第二滤波器，所述第二滤波器配置为响应于所述中间数字信号而生成所述输出数字信号；以及
数模转换器，所述数模转换器配置为将所述中间数字信号转换为所述模拟反馈信号，所述数模转换器包括
第一分段，所述第一分段包括第一数量的第一元件，所述第一元件配置为响应于所述中间数字信号的第一部分而生成第一模拟信号，
第二分段，所述第二分段包括第二数量的第二元件，所述第二元件配置为响应于所述中间数字信号的第二部分而生成第二模拟信号，
第二组合器，所述第二组合器配置为响应于所述第一模拟信号和所述第二模拟信号而生成所述模拟反馈信号，以及
控制器，所述控制器配置为去激活所述第一元件中的一个第一元件，并且配置为激活所述第二元件中的一个第二元件以替代所述第一元件中的被去激活的所述一个第一元件。
18.根据权利要求17所述的模数转换器，其特征在于，所述第一组合器配置为，通过从所述模拟输入信号减去所述模拟反馈信号，来生成模拟组合信号。
19.根据权利要求17所述的模数转换器，其特征在于，进一步包括：
采样保持电路，所述采样保持电路配置为生成对所述模拟输入信号的采样；以及
其中所述第一组合器配置为，响应于对所述模拟输入信号的所述采样以及进一步地响应于模拟反馈信号，而生成所述模拟组合信号。
20.一种系统，其特征在于，包括：
模数转换器，所述模数转换器包括：
输入节点，所述输入节点配置为接收模拟输入信号；
输出节点，所述输出节点配置为提供数字输出信号；
第一组合器，所述第一组合器配置为响应于所述模拟输入信号以及模拟反馈信号而生成模拟组合信号；
第一滤波器，所述第一滤波器配置为响应于所述模拟组合信号而生成经滤波的模拟信号；
量化器，所述量化器配置为将所述经滤波的模拟信号转换为中间数字信号；
第二滤波器，所述第二滤波器配置为响应于所述中间数字信号而生成所述输出数字信号；以及
数模转换器，所述数模转换器配置为将所述中间数字信号转换为所述模拟反馈信号，所述数模转换器包括：
第一分段，所述第一分段包括第一数量的第一元件，所述第一元件配置为响应于所述中间数字信号的第一部分而生成第一模拟信号；
第二分段，所述第二分段包括第二数量的第二元件，所述第二元件配置为响应于所述中间数字信号的第二部分而生成第二模拟信号；
第二组合器，所述第二组合器配置为响应于所述第一模拟信号和所述第二模拟信号而生成所述模拟反馈信号；以及
控制器，所述控制器配置为去激活所述第一元件中的一个第一元件，并且配置为激活所述第二元件中的一个第二元件以替代所述第一元件中的被去激活的所述一个第一元件；以及
控制电路，所述控制电路耦合至所述模数转换器。
21.根据权利要求20所述的系统，其特征在于，所述模数转换器包括求和增量型模数转换器。
22.根据权利要求20所述的系统，其特征在于，所述控制器是所述控制电路的部分。
23.一种数模转换器，其特征在于，包括：
第一分段，所述第一分段包括第一数量的第一元件，所述第一元件配置为响应于数字信号的第一部分而生成第一模拟信号；
第二分段，所述第二分段包括第二数量的第二元件，所述第二元件配置为响应于所述数字信号的第二部分而生成第二模拟信号；
组合器，所述组合器配置为组合所述第一模拟信号和所述第二模拟信号以生成所得模拟信号；以及
控制器，所述控制器配置为动态地匹配所述第一元件。
24.根据权利要求23所述的数模转换器，其特征在于，所述控制器配置为，通过数据加权平均所述第一元件，来动态地匹配所述第一元件。
25.根据权利要求23所述的数模转换器，其特征在于，所述控制器配置为，通过周期性地改变在所述第一元件与所述数字信号的所述第一部分之间的对应关系，来动态地匹配所述第一元件。
26.根据权利要求23所述的数模转换器，其特征在于，所述控制器配置为，通过响应于所述数字信号的所述第一部分而改变在所述第一元件与所述数字信号的所述第一部分之间的对应关系，来动态地匹配所述第一元件。
27.根据权利要求23所述的数模转换器，其特征在于：
所述数字信号的所述第一部分包括至少一个数位；以及
所述控制器配置为，通过使得所述第一元件中的每一个在一段时期内以相同的次数生成与所述至少一个数位相对应的所述模拟信号的一部分，来动态地匹配所述第一元件。
28.根据权利要求23所述的数模转换器，其特征在于：
所述数字信号的所述第一部分包括至少一个数位；以及
所述控制器配置为，通过使得所述第一元件中的每一个以相同的平均数量的次数生成与所述至少一个数位相对应的所述模拟信号的一部分，来动态地匹配所述第一元件。
29.一种模数转换器，其特征在于，包括：
输入节点，所述输入节点配置为接收模拟输入信号；
输出节点，所述输出节点配置为提供数字输出信号；
第一组合器，所述第一组合器配置为响应于所述模拟输入信号以及模拟反馈信号而生成模拟组合信号；
第一滤波器，所述第一滤波器配置为响应于所述模拟组合信号而生成经滤波的模拟信号；
量化器，所述量化器配置为将所述经滤波的模拟信号转换为中间数字信号；
第二滤波器，所述第二滤波器配置为响应于所述中间数字信号而生成所述输出数字信号；以及
数模转换器，所述数模转换器配置为将所述中间数字信号转换为所述模拟反馈信号，所述数模转换器包括：
第一分段，所述第一分段包括第一数量的第一元件，所述第一元件配置为响应于所述中间数字信号的第一部分而生成第一模拟信号；
第二分段，所述第二分段包括第二数量的第二元件，所述第二元件配置为响应于所述中间数字信号的第二部分而生成第二模拟信号；
组合器，所述组合器配置为组合所述第一模拟信号和所述第二模拟信号以生成所述模拟反馈信号；以及
控制器，所述控制器配置为动态地匹配所述第一元件。
30.一种系统，其特征在于，包括：
模数转换器，所述模数转换器包括：
输入节点，所述输入节点配置为接收模拟输入信号；
输出节点，所述输出节点配置为提供数字输出信号；
第一组合器，所述第一组合器配置为响应于所述模拟输入信号以及模拟反馈信号而生成模拟组合信号；
第一滤波器，所述第一滤波器配置为响应于所述模拟组合信号而生成经滤波的模拟信号；
量化器，所述量化器配置为将所述经滤波的模拟信号转换为中间数字信号；
第二滤波器，所述第二滤波器配置为响应于所述中间数字信号而生成所述输出数字信号；以及
数模转换器，所述数模转换器配置为将所述中间数字信号转换为所述模拟反馈信号，所述数模转换器包括：
第一分段，所述第一分段包括第一数量的第一元件，所述第一元件配置为响应于所述中间数字信号的第一部分而生成第一模拟信号；
第二分段，所述第二分段包括第二数量的第二元件，所述第二元件配置为响应于所述中间数字信号的第二部分而生成第二模拟信号；
组合器，所述组合器配置为组合所述第一模拟信号和所述第二模拟信号以生成所述模拟反馈信号；以及
控制器，所述控制器配置为动态地匹配所述第一元件；以及
控制电路，所述控制电路耦合至所述模数转换器。
31.根据权利要求30所述的系统，其特征在于，所述模数转换器包括求和增量型模数转换器。
32.根据权利要求30所述的系统，其特征在于，所述控制器是所述控制电路的部分。
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