KR20070053248A

KR20070053248A - 저장 게이트 화소 구조의 제조 방법

Info

Publication number: KR20070053248A
Application number: KR1020077005892A
Authority: KR
Inventors: 인나 패트릭; 성권 크리스 홍
Original assignee: 마이크론 테크놀로지, 인크
Priority date: 2004-08-24
Filing date: 2005-08-15
Publication date: 2007-05-23
Also published as: JP2008511176A; US7687832B2; CN101635302A; US20060046338A1; CN100539167C; WO2006023428A2; WO2006023428A3; CN101040384A; US7153719B2; EP1782478A2; TW200616216A; US20070065970A1; KR100875812B1; TW200845375A; TWI304651B; TWI310988B

Abstract

셔터 게이트 구조(shutter gate structure)를 가진 화소 셀을 제조하는 방법이 개시된다. 제1 및 2 전하 장벽들을 각각 광다이오드와 제1 전하 저장 영역 사이 및 제1 저장 영역과 플로팅 확산 영역 사이에 형성한다. 상기 전하 장벽을 제어하고, 상기 제1 전하 장벽을 효과적으로 낮춤으로써 상기 광다이오드에서 상기 제1 전하 저장 영역으로 전하들을 전송하도록 글로벌 셔터 게이트(global shutter gate)를 형성한다. 전송 트랜지스터는 상기 제2 전하 장벽을 줄임으로써 상기 제1 저장 영역에서 상기 플로팅 확산 영역으로 전하들을 전송하도록 기능한다.

이미저, 화소 셀, 광다이오드, 전하 장벽, 전하 저장 영역, 플로팅 확산 영역

Description

저장 게이트 화소 구조의 제조 방법{METHOD OF FABRICATION A STORAGE GATE PIXEL DESIGN}

본 발명은 반도체 장치 분야에 관한 것으로, 더욱 상세하게는 저장 게이트(storage gate)를 포함하는 화소의 제조 방법에 관한 것이다.

시모스 이미저(CMOS imager)는 화소 셀들(pixel cells)의 초점면 어레이(focal plane array)를 포함하고, 각 셀은 기판의 도핑 영역에 광-생성 전하(photo-generated charge)를 생성하기 위해 상기 기판 상에 배치된 광센서(photosensor), 예를 들어 광게이트(photogate), 광컨덕터(photoconductor) 또는 광다이오드(photodiode)를 포함한다. 시모스 이미저에서, 화소 셀의 능동 소자들(active elements), 예를 들어 4개 트랜지스터(4 transistor; 4T)형 화소는 (1)광자(photon)를 전하(charge)로 변환하고; (2)전하를 플로팅 확산 영역(floating diffusion region)으로 전송하고; (3)전하를 상기 플로팅 확산 영역으로 전송하기 전에 상기 플로팅 확산 영역을 공지 상태로 리셋(reset)하고; (4)독출을 위한 화소 셀을 선택하고; 및 (5)광 변환된 전하들에 기초한 리셋 전압과 화소 신호 전압을 나타내는 신호를 출력 및 증폭하는 필수 기능들을 수행한다. 상기 플로팅 확산 영역의 전하는 소스 팔로워 출력 트랜지스터(source follower output transistor)에 의해 화소 또는 리셋 출력 전압으로 변환된다.

전형적인 시모스 이미징(imaging) 회로들, 그 제조 단계들 및 이미징 회로의 다양한 시모스 소자들의 기능들의 상세한 설명들은 예를 들면, 마이크론 테크놀로지, 인크에 모두 양도된 미국특허 제6,140,630호, 미국특허 제6,376,868호, 미국특허 제6,310,366호, 미국특허 제6,326,652호, 미국특허 제6,204,524호 및 미국특허 제6,333,205호에 기술되어 있다. 상기한 특허들 각각의 명세서들(disclosures)은 참고자료로서 본 발명에 온전히 그대로 포함되어 있다.

종래의 시모스 4-트랜지스터(4T) 화소 셀(10)의 개략도가 도 1a 및 도 1b에 도시되어 있다. 도 1a는 상기 화소 셀(10)의 평면도이고, 도 1b는 도 1a의 상기 화소 셀(10)의 A-A'선에 따른 단면도이다. 상기 도시된 화소 셀(10)은 광센서로서 핀드 광다이오드(pinned photodiode)(13)를 포함한다. 한편, 상기 시모스 화소 셀(10)은 광 생성 전하를 위한 초기 축적 부분으로서, 상기 핀드 광다이오드 대신에 광게이트, 광컨덕터 또는 다른 광자-전하 변환 장치를 포함할 수도 있다. 상기 광다이오드(13)는 P형 반도체 기판 층(2)에 형성된 p+ 표면 축적 층(5)과 하부의 n- 축적 영역(14)을 포함한다.

도 1의 화소 셀(10)은 상기 n- 축적 영역(14)에서 생성된 광전하들을 플로팅 확산 영역(3)(즉, 저장 영역)으로 전송하는 전송 게이트(transfer gate)(7)를 갖는다. 상기 플로팅 확산 영역(3)은 소스 팔로워 트랜지스터의 게이트(27)에 추가적으 로 연결된다. 상기 소스 팔로워 트랜지스터는 출력신호를 단자(미도시)로 선택적으로 게이팅하기 위한 게이트(37)를 갖는 로우 선택 액세스 트랜지스터(row select access transistor)에 상기 출력 신호를 제공한다. 게이트(17)를 가진 리셋 트랜지스터는 상기 광다이오드(13)의 n- 축적 영역(14)으로부터 각 전하가 전송되기 이전에 상기 플로팅 확산 영역(3)을 소정의 전하 레벨(level)로 리셋한다.

상기 도시된 핀드 광다이오드(13)는 p-형 기판(2) 상에 형성된다. 또한, 예를 들어, n-형 에피택셜(epitaxial) 층에 p-형 기판 베이스(base)를 갖는 것도 가능하다. 상기 광다이오드(13)의 n- 축적 영역(14)과 p+ 축적 층(5)은 고립 영역(isolation region)과 전하 전송 게이트(7) 사이에 위치한다. 상기 도시된 종래의 핀드 광다이오드(13)는 P+/n-/p- 구조를 갖는다.

시모스 이미저 화소들(10)을 포함하는 이미저 화소들은 상기 광센서의 광감성 부분에 의해 수집된 전기적 전하를 완전히 수집, 전송 및 저장할 수 없기 때문에, 일반적으로 낮은 신호 대 노이즈 비율들(signal to noise ratios) 및 좁은 동적 범위(dynamic range)를 갖는다. 또한, 상기 화소들은 상기 화소의 리셋 동안에 생성되는 열적 의존성 노이즈(thermal dependent noise)인 kTC 노이즈의 영향을 받기 쉽다. 상기 kTC 노이즈는 확산 영역 또는 저장 커패시터의 리셋 동안의 불특정한 전압 변동을 나타낸다.

상기 화소의 전기적 신호의 크기가 아주 작기 때문에, 상기 화소의 신호 대 노이즈 비율과 동적 범위는 가능한 한 높아야만 한다. 덧붙여, 고객들은 점차 더 높은 동적 범위를 필요로 하는 애플리케이션들(applications)을 요구한다. 하지만, 상기 화소의 기능적 동작들(예를 들어, 전자 셔터링(electronic shuttering))을 증가시키기 위해 추가 게이트들을 사용하는 것은, 상기 화소의 크기를 증가시키거나 필 팩터(fill factor)를 감소시킨다.

전자 셔터를 제공하는 동안 기준화된 화소들의 노이즈를 처리하기 위하여 제안되었던 일 발명은 셔터 게이트(shutter gate)이다. 또한, 셔터 게이트가 화소 구조에 구현될 때, 광다이오드(13)에 축적된 전하들이 상기 셔터 게이트를 거쳐 저장 노드로 전송되도록 저장 노드(storage node)가 추가된다. 추가적인 저장 노드는, 전하를 상기 플로팅 확산 노드로 전송하기 이전에 상기 플로팅 확산 노드가 리셋 및 독출(readout)되는 것을 허용하고, 이로써 해당 더블 샘플링(double sampling)과, kTC 노이즈의 감소를 허용한다. 또한, 상기 게이팅된 저장 노드가 상기 광다이오드 노드보다 더 큰 전하 저장 능력을 갖기 때문에 화소가 저장할 수 있는 전하량이 증가한다. 셔터 게이트를 구비한 화소의 예는, 마이크론 테크놀러지, 인크에 양도되었고, 참고자료로서 본 발명에 포함된 미국특허출원 제10/721,191호이다.

덧붙여, 종래의 화소 셀들에서 상기 전하가 상기 광 변환 장치에서 독출 회로로 전송될 때, 상기 광 생성 전하의 경로에 전위 장벽들(potential barriers)이 존재할 수도 있다. 상기 전위 장벽들은 상기 광 생선 전하의 일부가 상기 독출회로에 도달하는 것을 방지함으로써, 상기 화소 셀의 전하 전송 효율을 저하시키고, 그 결과적인 이미지의 품질을 저하시킬 수도 있다. 따라서, 필요한 것은, 낮은 전하 손실을 가진 채 양호한 전하 전송 특성을 갖는 전자 셔터를 구비한 화소 셀을 제조하는 비교적 간단한 방법이다.

본 발명의 예시적인 실시예들은, 제1 게이팅된 전하 장벽이 광센서와 제1 전하 저장 영역 사이에 구비되고, 제2 게이팅된 전하 장벽이 상기 제1 전하 저장 영역과 플로팅 확산 영역 상에 구비된, 글로벌(global) 셔텨 게이트 구조를 가진 화소 셀을 제조하는 방법을 제공한다. 글로벌 셔터 게이트는 상기 제1 전하 장벽을 제어하며, 전송 게이트는 상기 제2 전하 장벽을 제어한다.

또한, 본 발명의 변형된 예시적인 일 실시예에 따르면 전체적인 증진된 전하 저장 능력을 제공하기 위하여 커패시터 구조가 화소 센서 셀 상에 형성된다.

이하, 본 발명의 상기한 이점 및 특징과 기타 이점 및 특징은 첨부한 도면들을 참조하여 제공하는 예시적인 실시예들의 상세한 설명으로부터 더욱 명확해질 것이다.

도 1a는 종래의 화소 센서 셀의 평면도이다.

도 1b는 도 1a에 도시된 종래의 화소 센서 셀의 A-A'선에 따른 단면도이다

도 2a는 본 발명에 따라 제조된 예시적인 화소 센서 셀의 평면도이다.

도 2b는 도 2a에 예시된 화소 센서 셀의 B-B'선에 따른 단면도이다.

도 3a는 제1 예시적인 실시예에 따른 초기의 제조 단계에서 도 2a의 예시적인 화소 센서 셀의 단면도이다.

도 3b는 제2 예시적인 실시예에 따른 초기의 제조 단계에서 도 2a의 예시적인 화소 센서 셀의 단면도이다.

도 4는 도 3a 및 도 3b에 도시된 제조 단계에 뒤이은 제조 단계에서 도 2a의 예시적인 화소 센서 셀의 단면도이다.

도 5는 도 4에 도시된 제조 단계에 뒤이은 제조 단계에서 도 2a의 예시적인 화소 센서 셀의 단면도이다.

도 6은 도 5에 도시된 제조 단계에 뒤이은 제조 단계에서 도 2a의 예시적인 화소 센서 셀의 단면도이다.

도 7은 도 6에 도시된 제조 단계에 뒤이은 제조 단계에서 도 2a의 예시적인 화소 센서 셀의 단면도이다.

도 8은 도 7에 도시된 제조 단계에 뒤이은 제조 단계에서 도 2a의 예시적인 화소 센서 셀의 단면도이다.

도 9는 도 8에 도시된 제조 단계에 뒤이은 제조 단계에서 도 2a의 예시적인 화소 센서 셀의 단면도이다.

도 10은 도 9에 도시된 제조 단계에 뒤이은 제조 단계에서 도 2a의 예시적인 화소 센서 셀의 단면도이다.

도 11은 도 10에 도시된 제조 단계에 뒤이은 제조 단계에서 도 2a의 예시적인 화소 센서 셀의 단면도이다.

도 12는 도 11에 도시된 제조 단계에 뒤이은 제조 단계에서 도 2a의 예시적인 화소 센서 셀의 단면도이다.

도 13은 도 12에 도시된 제조 단계에 뒤이은 제조 단계에서 도 2a의 예시적인 화소 센서 셀의 단면도이다.

도 14는 본 발명에 따라 제조된 예시적인 화소 센서 셀을 포함하는 이미징 장치의 블록도을 도시한다.

도 15는 본 발명에 따라 제조된 1개 이상의 이미저 장치를 포함하는 프로세서 시스템을 도시한다.

이하의 상세한 설명에서, 상세한 설명의 일부분을 형성하고, 본 발명을 실시할 수 있는 구체적인 실시예들을 예시로서 도시하는 첨부 도면들을 참조한다. 상기 실시예들은 당업자가 본 발명을 실시할 수 있을 정도로 충분히 상세하게 설명된다. 다른 실시예들을 활용할 수도 있고, 본 발명의 사상과 범위를 벗어남 없이 구조적, 논리적 및 전기적 변형들을 가할 수도 있다.

"기판"이라는 용어는 실리콘, 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 또는 실리콘-온-사파이어(silicon-on-sapphire; SOS) 기술, 도핑 및 미도핑 반도체들, 기본적인 반도체 토대(base semiconductor foundation)에 의해 지지되는 실리콘 에피택셜층 및 다른 반도체 구조물을 포함하는 반도체 기반 물질(semiconductor-based material)을 일컫는다. 더욱이, 이하의 상세한 설명에서 "기판"이라고 언급하였을 때, 상기 기본적인 반도체 구조 또는 토대 내에 영역들 또는 접합들(junctions)을 형성하는데, 선행 공정 단계들이 활용되었을 수도 있다. 덧붙여, 상기 반도체는 실리콘 기반(silicon-based) 이어야 할 필요가 없으나, 실리콘-게르마늄, 게르마늄, 갈륨아세나이드를 기반으로 할 수 있다.

"화소"라는 용어는 광 조사(light radiation)를 전기적 신호로 변환하기 위한 광센서 및 트랜지스터들을 포함하는 화상 소자 단위 셀(picture element unit cell)을 일컫는다. 설명을 위해, 본 발명의 도면들과 상세한 설명에서 대표적인 화소를 설명하고, 일반적으로, 이미저의 모든 화소들의 제조는 동일한 방식으로 동시에 진행된다.

상세한 설명에 1개의 화소 셀의 구조 및 제조에 관하여 본 발명을 설명하였지만, 이는 이미저 장치(308)(도 14)의 어레이(240)와 같은 이미저 장치의 어레이 내의 복수개의 화소 셀들을 대표하는 것이다. 도면들을 참조하면, 동일한 참조 부호들은 동일한 부재들을 나타내고, 도 2a 및 도 2b는 각각 예시적인 화소 셀(100)의 평면도 및 단면도를 도시한다. 화소 셀(100)은 광센서, 예를 들어 광다이오드(124)에서부터 셔터 트랜지스터(110)를 거쳐 저장 부분(114)으로, 그리고 저장 부분(114)에서부터 전송 트랜지스터(130)를 거쳐 출력을 위한 소스 팔로워 트랜지스터(137)의 게이트에 화소 신호를 제공하는 플로팅 확산 영역(124)으로 전하들을 이동시키는 것을 차단함과 아울러 효과적으로 이동시키는데 사용되는 전하 장벽들을 형성하는 도핑 영역들을 갖는다.

화소 셀(100)은 p-형 기판(101)에 형성된다. 상기 화소 셀(100)은 도 2b에 도시된 바와 같이, 상기 기판(101) 내에 3개의 큰 p-웰(well)을 갖는다. 2개의 도핑 영역들(104, 124)은 광다이오드 구조를 형성한다. 상기 표면 도핑 영역(124)은 예시적으로, 도핑된 p-형이다. 제1 도핑 영역(124) 아래에 위치한 제2 도핑 영역(104)은 예시적으로 n-형이다. 상기 제2 도핑 영역은 전하 축적 영역(104)이다. 상기 2개의 도핑 영역들(104, 124)은 상기 기판(101) 내에 p/n/p 광다이오드를 형성한다. 상기 축적 영역(104)의 양측에 p-형 도핑 영역들(150, 151)이 위치한다. 도핑 영역(151)은 예를 들어, 상기 축적 영역(104)과 제1 전하 저장 영역(114) 사이에 제어된 전하 장벽을 형성하고, 상기 영역들 사이의 누설전류를 줄인다. 도핑 영역(150)은 고립 영역(109)의 가장자리에서의 누설전류를 줄인다.

상기 전하 저장 영역(114)은 기판(101) 내에 적어도 부분적으로 p-웰(161) 내부에 형성된다. 전하 저장 게이트(110)는 부분적으로 제1 전하 저장 영역(114) 상에 위치한다. 동작에 있어서, 상기 전하 저장 게이트(110)는 상기 2개의 영역들(104, 114) 사이의 전하 장벽을 낮춤으로써 전하를 상기 광다이오드의 축적 영역(104)에서 상기 전하 저장 영역(114)으로 전송한다. 화소 셀(100)이 화소 어레이(240)(도 14)에 구비될 때, 각각의 셔터 저장 게이트(110)는 글로벌 셔터를 수행하기 위해 동시에 각 저장 게이트(110)를 턴 온(turn on) 및 턴 오프(turn off)하기 위하여 도전성 배선(conductive wiring)에 의해 전기적으로 함께 연결되어야만 한다.

다음으로 전송 트랜지스터 게이트스택(gate stack)(130)이 상기 전하 저장 게이트(110)에 인접하여 형성된다. 상기 전하 저장 게이트(110)와 같이, 상기 전송 트랜지스터 게이트스택(130)은 전하들을 상기 전하 저장 영역(114)에서 플로팅 확산 영역(134)으로 전송하는 것을 제공한다. 상기 플로팅 확산 영역(134)은 적어도 부분적으로 기판(101)의 p-웰(162) 내에 형성되는 조금 도핑된 n-형 영역이다. 추가적인 p-형 도핑 영역(152)이 상기 전하 저장 영역(114)과 상기 플로팅 확산 영역(134) 사이에 위치한다. 상기 p-형 도핑 영역(152)은 상기 2개의 영역들(114, 134) 사이의 전하 흐름을 위해 제어된 전하 장벽을 제공한다.

도 2b에 개략적으로 도시된 바와 같이, 상기 플로팅 확산 영역(134)은 독출 동작을 위해 소스 팔로워 트랜지스터(137)의 게이트에 전기적으로 연결된다. 또한, 리셋 트랜지스터(127)는 상기 플로팅 확산 영역(134)에 연결되고, 상기 플로팅 확산 영역(134)의 전하를 리셋하는데 사용된다. 또한 상기 화소 셀(100)은 소스 팔로워 트랜지스터(137)의 출력단을 화소 어레이의 해당 컬럼 라인(125)에 연결하는 로우 선택 트랜지스터(147)를 갖는다.

또한, 화소 셀(100)은 상기 화소 셀(100)의 양측에 위치한 얕은 트렌치 고립 영역들(shallow trench isolation regions)(109)을 갖는다. 각각의 고립 영역(109)은 p-웰 내에 위치한다. 상기 화소 셀(100)의 전하 저장 능력을 더 높이는데 사용할 수도 있는 커패시터 구조물들(119)이 상기 고립 영역들(109) 상에 형성된다. 또한, 상기 커패시터 구조물들(119)은 상기 전하 저장 영역(114)이나 상기 플로팅 확산 영역(134)에 전기적으로 연결되는 지점들을 포함하는 화소 셀(100) 상의 다른 지점들에 형성될 수도 있다.

이미저 장치(308)(도 14)의 일부분인 화소 셀(100)의 동작에서, 상기 화소 셀(100)의 저장 노드(114)는 광다이오드 축적 영역(104)에서 발원한 광 생성 전하가 저장 영역(114)을 통과한 후 상기 플로팅 확산 영역(134)으로 전송되기 이전에, 리셋되고 독출되는 것을 가능케 해준다. 또한, 이것은 상기 화소 셀(100)의 더블 샘플링과 kTC 노이즈의 감소를 허용해준다. 화소(100)가 저장할 수 있는 총 전하량은, 상기 게이팅된 저장 노드(114)가 플로팅 확산 노드(134)보다 더 큰 전하 저장 능력을 갖기 때문에, 증가한다.

덧붙여, 저장 게이트(110)와 전송 게이트(130)는 광다이오드 축적 영역(104)에서 생성되고 그 다음에 플로팅 확산 영역(134)으로 이동하는 전하들의 완전한 전송을 보장하기 위하여 전하 축적 영역(104), 전하 저장 영역(114) 및 플로팅 확산 영역(134) 사이의 전하 장벽들을 효과적으로 제어하므로, 화소 셀(100)의 전하 전송 효율이 개선된다. 구체적으로는, 상기 저장 게이트(110)가 제어 회로(250)(도 14)에 의해 턴 온될 때, p-형 영역(151)이 효과적으로 반전됨으로써 전하 저장 영역들(104, 114) 사이의 전위 장벽이 낮아지고, 따라서 축적 전자들이 상기 축적 영역(104)에서 상기 전하 저장 영역(114)으로 흐르는 것을 허용한다. 마찬가지로, 상기 전송 게이트(130)가 턴온될 때, 상기 전하 저장 영역들(114, 134) 사이의 전위 장벽이 감소함으로써, 축적 전자들이 상기 전하 저장 영역(114)에서 상기 플로팅 확산 영역(134)으로 흐르는 것을 허용한다.

도 3a 내지 도 13을 참조하면, 제1 예시적인 실시예에 따라 상기 화소 셀(100)을 제조하는 방법을 설명하기로 한다. 초기의 제조 단계(도 3a) 동안에, 반도체 기판(101)에 고립 영역들(109)을 형성한다. 얕은 트렌치 고립은 고립 영역들(109)을 형성하는데 사용될 수도 있는 하나의 기술이며, 또한, 해당 기술 분야에서 공지된 다른 기술들이 사용될 수도 있다. 기판(101)의 상부 표면에 새크리피셜 산화물 층(102)을 형성한다. 상기 새크리피셜 산화물 층(102)은 후속 공정 동안에 기판 표면을 손상과 불순물들로부터 보호하는데 도움을 준다. 실리콘 기판(101) 표면을 산화하여 예시적으로 약 50Å 내지 150Å 범위의 두께를 가진 이산화 실리콘 층(102)을 형성함으로써, 상기 새크리피셜 산화물 층(102)을 형성할 수 있다.

다음으로 도 4에 도시된 바와 같이, 상기 새크리피셜 산화물 층(102) 상에 광레지스트(photoresist) 층을 형성한다. 상기 레지스트를 원하는 바와 같이 패터닝하고 형성하여 도펀트들(dopants)이 기판(101)에 주입될 개구부들(openings)을 형성한다. 다음에, 임의의 적절한 n-형 도펀트들을 사용하여, n-형 도핑 영역들(104)(전하 축적 영역)과 n-형 도핑 영역들(114)(전하 저장 영역)을 형성한다. 상기 n-형 도핑 영역들(104, 114)은 약 1e¹⁶ 내지 약 1e¹⁸ atoms/㎝³의 범위, 바람직하게는 약 5e¹⁶ 내지 약 5e¹⁷ 원자들/㎝³의 범위 내의 도펀트 농도를 가질 수도 있다. 그 후, 상기 레지스트 층 및 상기 새크리피셜 산화물 층을 기판(101) 표면으로부터 제거한다. 뒤이어, 상기 기판(101) 상에 게이트 산화물 층(103)(도 5)을 형성한다. 상기 게이트 산화물 층(103)을 임의의 적절한 게이트 유전체 물질로 형성할 수도 있다.

상기한 2개의 제조 단계들의 대안으로서, 도 3b는 본 발명의 제2 예시적인 실시예에 따라 화소 셀(100)을 제조하는 대체 방법을 도시한다. 구체적으로는, 도 3b를 참조하면, 기판(101)의 상부 표면을 산화함으로써 새크리피셜 산화물 층(102)을 형성하나, 형성 후에 상기 새크리피셜 산화물 층(102)을 즉시 제거한다. 그 자 리에, 상기 기판(101)의 상부 표면에 게이트 산화물 층(103)을 형성한다. 게이트 산화물 층(103)은 이산화 실리콘을 포함하나 이에 제한되지 않는 임의의 적절한 게이트 산화물로 형성될 수도 있다. 상기 단계를 완료한 후, 나머지 제조 단계들은 상기 방법들 각각과 동일하다. 이로써, 나머지 도면들은 상기한 예시적인 방법에 따라 초기에 제조된 화소 셀(100)을 제조하는 나머지 단계들을 도시한다.

도 5로 되돌아오면, 게이트 산화물 층(103) 상에 폴리실리콘 층(105)을 증착한다. 다음으로, 도 6에 도시된 바와 같이, 블랭킷(blanket) 스레스홀드 전압(threshold voltage: Vt) 조절용 주입이 상기 기판(101) 내에 p-형 도펀트들을 주입한다. 도 7은, 레지스트 층을 증착하고 패터닝하여 도펀트들을 위한 선택적인 개구부들을 형성함으로써 달성되는 마스킹된 Vt 조절용 주입을 나타낸다. 임의의 적절한 p-형 도펀트가 이용될 수도 있다. 나중에 형성되는 트랜지스터들의 스레스홀드 전압들을 조절하고 축적 영역(104)에서 상기 제1 저장 영역(114)과 상기 플로팅 확산 영역(134)(도 2b)으로의 전자 흐름을 위해 제어된 전하 장벽을 형성하기 위하여, 상기 단계를 실시한다. 상기 형성된 p-형 영역들(150, 151, 152)은 점선으로 도시되어 있다. 상기 p-형 영역들(150, 151, 152)은 약 1e¹⁶ 내지 약 1e¹⁸ atoms/㎝³의 범위, 바람직하게는 약 5e¹⁶ 내지 약 5e¹⁷ atoms/㎝³의 범위 내의 도펀트 농도를 가질 수도 있다.

다음으로, 도 8을 참조하면, 상기 기판 상에 여러 층들을 증착한다. 상기 폴리실리콘 층(105) 상에 절연층(107)을 형성한다. 그 다음에 상기 절연층(107) 상에 제2 폴리실리콘 층(108)을 증착한다. 모든 상기 층들(103, 105, 107, 108) 상에 테트라에틸 오소실리케이트(tetraethyl orthosilicate; TEOS) 기반의 산화물 층을 형성하여 TEOS 기반의 산화물 캡(cap)을 형성한다. 도 9에 도시된 바와 같이, 다음에 적절한 광레지스트를 이용하고, 상기 절연층(107), 제2 폴리실리콘 층(108), TEOS 캡 층의 대부분을 선택적으로 제거한다. 아이솔레인션 영역들(109) 상의 부분에서, 상기 층들(103, 105, 107, 109), TEOS의 각각이 잔존함으로써 커패시터 구조(119)를 형성한다. 상기 화소 셀(100)의 레스트(rest) 상에 게이트 산화물 층(103)과 제1 폴리실리콘 층(105)만이 잔존한다.

뒤이어, 게이트 산화물 층(103)과 폴리실리콘 층(105)을 에칭하여 도 10에 도시된 바와 같은 게이트 스택들을 형성한다. 다음으로, 또 다른 광레지스트 층을 증착하고 패터닝하여 도펀트 주입을 위한 개구부들을 형성한다. 그 다음에, 적절한 p-형 도펀트들을 기판(101)에 주입하여 p-형 웰들(160, 161, 162)을 형성한다. 상기 p-형 웰들은 약 5e¹⁵ 내지 약 1e¹⁸ atoms/㎝³의 범위, 바람직하게는 약 1e¹⁶ 내지 약 1e¹⁷ atoms/㎝³의 범위의 p-형 도펀트 농도를 가질 수도 있다. 다음으로, 상기 광레지스트 층을 제거하고, 기판(101)의 표면 상에 산화물 층(120)(도 11)을 형성한다. 상기 산화물 층(120)은 상기 각각의 커패시터 구조물들(119)과 게이트 스택들(110, 130)의 주변에 절연성 캡 및 측벽(sidewalls)을 형성한다.

도 12에 도시된 바와 같이, 광레지스트 층이 상기 도핑 영역(104) 부분의 위를 제외하고 어디든 존재하도록 상기 광레지스트 층을 형성하고 패터닝한다. 상기 부분에서, 상기 기판(101)에 p-형 도펀트들을 주입하여 p-형 표면 영역(124)을 형성한다. 상기 표면 영역(124)의 도펀트 농도는 약 2e¹⁷ 내지 약 5e¹⁹ atoms/㎝³의 범위, 바람직하게는 약 5e¹⁷ 내지 약 5e¹⁸ atoms/㎝³의 범위 내일 수도 있다. 그 다음에 상기 광레지스트 층을 제거하고, 도 13에 도시된 바와 같이 상기 화소 셀(100)의 구조물들 상에 또 다른 광레지스트 층을 형성하고 패터닝한다. 기판(101)에 플로팅 확산 영역(134)를 형성하기 위하여, 상기 레지스트의 패터닝된 개구부를 통해 N-형 도펀트들을 주입한다. 상기 플로팅 확산 영역(134)은 약 1e¹⁷ 내지 약 2e²⁰ atoms/㎝³의 범위, 바람직하게는 약 5e¹⁷ 내지 약 5e¹⁸ atoms/㎝³의 범위 내의 n-형 도펀트들의 농도를 갖는다. 플로팅 확산 영역(134)은 p-웰(162) 내에 위치한다.

상기 단계에서, 예시적인 화소 센서 셀(100)의 형성이 본질적으로 완료된다. 추가적인 공정 단계들을 사용하여 필요에 따라 절연층, 광 장치 차폐층, 금속배선 층을 형성할 수도 있다.

도 14는 소정의 개수의 컬럼들 및 로우들에 배열된 복수개의 화소들(100)을 포함하는 화소 어레이(240)를 갖는 예시적인 시모스 이미저(308)의 블록도를 도시하고, 각 화소 셀은 상기한 설명된 실시예들 중 하나와 같이 제조된다. 여기에 설명된 바와 같이, 신호 처리 회로가 상기 어레이(240)에 부가되고, 그 일부 이상이 기판에 형성될 수도 있다. 어레이(240) 내의 각 로우의 화소들 모두가 로우 선택 라인에 의해 동시에 턴 온되고, 각 컬럼의 화소들이 각각의 컬럼 선택 라인들에 의 해 선택적으로 출력된다. 복수개의 로우 라인들과 컬럼 라인들이 전체 어레이(240)에 제공된다. 상기 로우 라인들은 로우 어드레스 디코더(row address decoder) (255)에 응답하여 로우 드라이버(row driver)(245)에 의해 선택적으로 활성화된다. 상기 컬럼 선택 라인들은 컬럼 어드레스 디코더(column address decoder)(270)에 응답하여 컬럼 드라이버(column driver)(260)에 의해 선택적으로 활성화된다. 이로써, 로우 어드레스 및 컬럼 어드레스가 각 화소에 제공된다.

시모스 이미저는, 화소 독출을 위한 적절한 로우 라인 및 컬럼 라인을 선택하는 어드레스 디코더들(255, 270)을 제어하는 타이밍 및 제어 회로(250)에 의해 동작된다. 또한, 제어 회로(250)는 상기 선택된 로우 라인과 컬럼 라인의 드라이브 트랜지스터들에 구동 전압들을 인가하도록, 로우 드라이버 회로(245)와 컬럼 드라이버 회로(260)를 제어한다. 일반적으로 화소 리셋 신호(Vrst)와 화소 이미지 신호(Vsig)를 포함하는 화소 컬럼 신호들은 샘플/홀드 회로(261)에 의해 리드(read)된다. 상기 플로팅 확산 영역(134)이 상기 리셋 게이트(127)에 의해 리셋된 직후에 상기 화소 리셋 신호(Vrst)가 상기 화소 셀(100)로부터 리드된다. 상기 화소 이미지 신호(Vsig)는 조사되는 광에 응답하여 화소 셀(100)의 광감성 소자에 의해 생성되는 전하량을 나타낸다. 차동 신호(Vrst-Vsig)는 각 화소의 차동 증폭기(262)에 의해 생성되고, 아날로그-투-디지털(analog-to-digital) 변환기(275)에 의해 디지털화된다. 상기 아날로그-투-디지털 변환기(275)는 디지털 이미지를 형성하여 출력하는 이미지 프로세서(280)에 디지털화된 화소 신호들을 공급한다.

도 15는 본 발명에서 설명된 바와 같은 방법들에 따라 제조된 화소들을 가진 이미징 장치(308)을 포함하는 프로세서 기반 시스템(1100)을 도시한다. 예를 들면, 화소들은 상기한 본 발명의 예시적인 실시예에 따라 제조된 예시적인 화소 셀들(100)일 수도 있다. 프로세서 기반 시스템(1100)은 이미지 센서 장치들을 포함할 수 있는 디지털 회로들을 가진 시스템의 예시이다. 제한됨 없이, 상기 시스템은 컴퓨터 시스템, 카메라 시스템, 스캐너(scanner), 머신 비전(machine vision), 차량 네비게이션(vehicle navigation), 비디오 전화기(video phone), 경비 시스템(surveillance system), 자동 초점 시스템(auto focus system), 항성 추적 시스템(star tracker system), 동작 감지 시스템(motion detection system), 이미지 안정화 시스템(image stabilization system) 및 데이터 압축 시스템을 포함할 수 있다.

상기 프로세서 기반 시스템(1100), 예를 들어 카메라 시스템은 일반적으로 버스(1104)를 거쳐 입/출력(I/O) 장치(1106)와 통신하는, 마이크로프로세서와 같은 중앙 처리 장치(central processing unit; CPU)(902)를 포함한다. 또한, 이미징 장치(308)는 상기 버스(1104)를 거쳐 중앙 처리 장치(CPU)(1102)와 통신하며, 상기한 바와 같이 제조된 예시적인 화소 셀들(100)을 가진 시모스 화소 어레이를 포함할 수도 있다. 또한, 프로세서 기반 시스템(1100)은 램(random access memory; RAM)(1110)을 포함하고, 상기 버스(1104)를 거쳐 중앙 처리 장치(CPU)(1102)와 통신하는 플래시 메모리(flash memory)와 같은 탈착식 메모리(removable memory) (1115)를 포함할 수 있다. 이미징 장치(308)는, 단일 집적회로 상에 또는 상기 프로세서와 다른 칩 상에, 메모리 저장 장치를 구비하거나 또는 구비하지 않고, 중앙 처리 장치(CPU), 디지털 신호 프로세서 또는 마이크로프로세서와 같은 프로세서와 결합될 수도 있다. 상기 프로세서 기반 시스템(1100) 내의 메모리 저장 장치들의 어느 것이든지 상기한 방법을 이용한 소프트웨어를 저장할 수 있다.

상기 설명과 도면들은 본 발명의 특징들과 이점들을 달성하는 예시적인 실시예이다. 본 발명의 사상과 범위를 벗어남 없이, 구체적인 공정 조건들과 구조물들의 변형 및 치환들을 가할 수 있다. 따라서 본 발명을 전술한 설명과 도면들에 한정되는 것은, 첨부된 청구범위의 범위에 의해서만 한정된다.

Claims

제2 전도성 타입의 기판에 제1 전도성 타입으로, 전하 저장 영역에 상응하는 제1 도핑 영역 및 제2 도핑 영역을 형성하는 단계;

광센서를 형성하기 위해 상기 제1 도핑 영역이 제3 도핑 영역 아래에 위치하고, 상기 제1 도핑 영역 및 상기 제2 도핑 영역 사이에 전하 장벽을 형성하기 위해 적어도 부분적으로 상기 제1 도핑 영역 및 제2 도핑 영역 사이에 제4 도핑 영역이 위치하도록, 상기 기판에 제3 도핑 영역 및 제4 도핑 영역을 형성하는 단계; 및

게이트 구조가 상기 전하 장벽을 낮추고, 상기 제1 도핑 영역에서 상기 제2 도핑 영역으로 전하들을 게이팅하도록, 상기 제2 도핑 영역 및 제4 도핑 영역의 일부 이상 상에 게이트 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 이미지 센서 화소 구조의 형성 방법.
제1항에 있어서,

상기 제2 도핑 영역으로부터 수평으로 이격된 상기 제1 전도성 타입의 제5 도핑 영역을 형성하는 단계; 및

상기 제2 도핑 영역에서 상기 제5 도핑 영역으로 전하들을 게이팅하는 게이트 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서 화소 구조의 형성 방법.
제1항에 있어서,

상기 제5 도핑 영역이 위치하는 곳에 상기 제2 전도성 타입의 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서 화소 구조의 형성 방법.
제1항에 있어서,

상기 제4 도핑 영역은 상기 제2 전도성 타입의 도핑 웰 내에 형성되는 것을 특징으로 하는 이미지 센서 화소 구조의 형성 방법.
제1항에 있어서,

상기 제3 도핑 영역은 적어도 부분적으로 상기 기판과 커플링되는 것을 특징으로 하는 이미지 센서 화소 구조의 형성 방법.
제3항에 있어서,

상기 제2 도핑 영역과 상기 제5 도핑 영역 사이에 위치한, 상기 제2 전도성 타입의 제6 도핑 영역을 상기 기판에 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서 화소 구조의 형성 방법.
제1항에 있어서,

상기 제2 전도성 타입의 제7 도핑 영역 및 상기 제2 전도성 타입의 제8 도핑 영역을 형성함으로써, 상기 제3 도핑 영역이 형성되는 것을 특징으로 하는 이미지 센서 화소 구조의 형성 방법.
제1항에 있어서,

상기 제2 전도성 타입의 제9 도핑 영역 및 상기 제2 전도성 타입의 제10 도핑 영역을 형성함으로써, 상기 제4 도핑 영역이 형성되며,

상기 제10 도핑 영역은 적어도 상기 제1 도핑 영역 및 제2 도핑 영역 사이의 일부에 상기 제2 전도성 타입의 웰을 형성하는 것을 특징으로 하는 이미지 센서 화소 구조의 형성 방법.
전하 축적 영역을 포함하는 광감성 소자를 기판에 형성하는 단계;

상기 전하 축적 영역으로부터 전하들을 받는 제1 전하 저장 영역을 형성하는 단계;

상기 전하 축척 영역과 상기 제1 전하 저장 영역 사이에 제1 제어 전하 장벽을 형성하는 단계;

적어도 부분적으로 상기 제1 전하 저장 영역과 제1 제어 전하 장벽 상에 제1 게이트 구조를 형성하는 단계로써,

상기 제1 게이트 구조는 상기 제1 전하 장벽을 낮춤으로써 상기 전하 축적 영역에서 상기 제1 전하 저장 영역으로 전하들을 전송하는 상기 제1 게이트 구조를 형성하는 단계;

상기 제1 전하 저장 영역으로부터 전하들을 받는 제2 전하 저장 영역을 형성 하는 단계;

상기 제1 전하 저장 영역과 상기 제2 전하 저장 영역 사이에 제2 제어 전하 장벽을 형성하는 단계;

상기 제2 전하 장벽을 낮춤으로써 상기 제1 전하 저장 영역에서 상기 제2 전하 저장 영역으로 전하들을 전송하는 상기 제2 게이트 구조를 형성하는 단계; 및

상기 화소 셀에 추가의 전하 저장 공간을 제공하기 위한 커패시터 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 이미저 화소 센서 셀의 형성 방법.
제9항에 있어서,

상기 광감성 소자를 형성하는 단계는 p/n/p 광다이오드를 형성하는 단계를 포함하는 것을 특징으로 하는 이미저 화소 센서 셀 형성 방법.
제9항에 있어서,

상기 커패시터 구조를 형성하는 단계은 고립 영역 상에 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 이미저 화소 센서 셀 형성 방법.
제9항에 있어서,

상기 커패시터 구조를 형성하는 단계는 상기 제1 전하 저장 영역 및 제2 전하 저장 영영 중 하나 이상에 전기적으로 연결된 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 이미저 화소 센서 셀 형성 방법.
제9항에 있어서,

상기 기판에 도핑 웰들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미저 화소 센서 셀 형성 방법.
제13항에 있어서,

상기 도핑 웰들은 p-웰들인 것을 특징으로 하는 이미저 화소 센서 셀 형성 방법.
제14항에 있어서,

상기 제1 전하 저장 영역 및 상기 제2 전하 저장 영역 중 하나 이상은 적어도 부분적으로 p-웰 내에 위치하는 것을 특징으로 하는 이미저 화소 센서 셀 형성 방법.
제15항에 있어서,

상기 제2 저장 영역은 p-웰 내에 위치하는 것을 특징으로 하는 이미저 화소 센서 셀 형성 방법.
제14항에 있어서,

상기 하나 이상의 p-웰은 상기 제1 게이트 구조 아래에 위치하는 것을 특징 으로 하는 이미저 화소 센서 셀 형성 방법.
제9항에 있어서,

상기 제2 저장 영역은 플로팅 확산 영역을 포함하는 것을 특징으로 하는 이미저 화소 센서 셀 형성 방법.
제18항에 있어서,

상기 플로팅 확산 영역은 상기 플로팅 확산 영역의 전하를 리셋하기 위해 리셋 트랜지스터에 추가로 전기적으로 연결되는 것을 특징으로 하는 이미저 화소 센서 셀 형성 방법.
제9항에 있어서,

상기 제1 전하 저장 영역 및 상기 제2 전하 저장 영역을 형성하는 단계는 상기 기판의 소정의 영역으로 n-형 도펀트들을 주입하는 단계를 포함하는 것을 특징으로 하는 이미저 화소 센서 셀 형성 방법.
제20항에 있어서,

상기 전하 축적 영역 및 상기 제1 전하 저장 영역은 약 1e¹⁶ atoms/cm³ 내지 약 1e¹⁸ atoms/cm³ 범위 내의 도펀트 농도를 가진 n-형 도핑 영역인 것을 특징으로 하는 이미저 화소 센서 셀 형성 방법.
제1 도펀트 농도를 가지는 p-형 기판을 제공하는 단계;

상기 기판에 n-형 광 생성 전하 축적 영역을 형성하는 단계; 및

상기 기판에 상기 축적 영역으로부터 나오는 전하들의 흐름의 방향으로 제어 장벽을 형성하는 단계로서,

상기 제어 장벽을 형성하는 단계는,

제2 도펀트 농도를 가지는 p-형 웰 영역을 형성하는 단계; 및

적어도 부분적으로 상기 제1 p-형 웰 영역 안에 위치하고 제3 도펀트 농도를 가지는 제1 p-형 채널 영역을 형성함으로써 이루어지는 단계를 포함하는 것을 특징으로 하는 이미지 센서 셀 형성 방법.
제22항에 있어서,

적어도 부분적으로 상기 제1 p-형 웰 영역 상에 형성된 게이트를 가지며, 상기 제어 장벽을 제어할 수 있는 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서 셀 형성 방법.
제22항에 있어서,

상기 채널 영역과 인접한 곳에 제1 전하 저장 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서 셀 형성 방법.
제24항에 있어서,

상기 제1 전하 저장 영역과 인접한 곳에 제2 p-형 채널 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서 셀 형성 방법.
제25항에 있어서,

상기 제2 채널 영역과 인접한 곳에 제2 전하 저장 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서 셀 형성 방법.
제26항에 있어서,

상기 제1 전하 저장 영역 및 상기 제2 전하 저장 영역을 형성하는 단계는 상기 기판 n-형의 도핑 소정의 영역을 포함하는 것을 특징으로 하는 이미지 센서 셀 형성 방법.
제26항에 있어서,

상기 제1 전하 저장 영역에서 상기 제2 전하 저장 영역으로 전하들을 전송할 수 있는 게이트 스택을 가진 전송 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서 셀 형성 방법.
제26항에 있어서,

상기 제2 전하 저장 영역은 제2 p-형 웰 영역 안에 형성되는 것을 특징으로 하는 이미지 센서 셀 형성 방법.
제22항에 있어서,

상기 제1 도펀트 농도는 약 5e¹⁷ 내지 약 1e²⁰ atoms/cm³ 범위 내인 것을 특징으로 하는 이미지 센서 셀 형성 방법.
제30항에 있어서,

상기 제2 농도는 약 5e¹⁵ 내지 약 1e¹⁸ atoms/cm³ 범위 내인 것을 특징으로 하는 이미지 센서 셀 형성 방법.
제31항에 있어서,

상기 제2 도펀트 농도는 약 1e¹⁶ 내지 약 1e¹⁷ atoms/cm³ 범위 내인 것을 특징으로 하는 이미지 센서 셀 형성 방법.
제30항에 있어서,

상기 제3 도펀트 농도는 약 5e¹⁶ 내지 약 1e¹⁸ atoms/cm³ 범위 내인 것을 특징으로 하는 이미지 센서 셀 형성 방법.
제33항에 있어서,

상기 제3 도펀트 농도는 약 1e¹⁶ 내지 약 1e¹⁸ atoms/cm³ 범위 내인 것을 특징으로 하는 이미지 센서 셀 형성 방법.