KR20070049780A - Method for manufacturing the gate electode of semiconductor device - Google Patents

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KR20070049780A KR1020050106928A KR20050106928A KR20070049780A KR 20070049780 A KR20070049780 A KR 20070049780A KR 1020050106928 A KR1020050106928 A KR 1020050106928A KR 20050106928 A KR20050106928 A KR 20050106928A KR 20070049780 A KR20070049780 A KR 20070049780A
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Abstract

본 발명은 기존의 포토 장비를 이용하여 0.13㎛급 이하의 소자를 제조하기 위한 미세 선폭을 갖는 게이트를 형성하도록 한 반도체 소자의 게이트 전극 형성방법에 관한 것으로서, 반도체 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 폴리 실리콘막을 형성하는 단계와, 상기 폴리 실리콘막상에 하드 마스크층을 형성하는 단계와, 상기 하드 마스크층상에 미세 선폭 조절용 물질층을 형성하는 단계와, 상기 물질층상에 포토레지스트를 도포하고 선택적으로 패터닝하여 게이트 영역을 정의하는 단계와, 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 물질층을 선택적으로 제거하여 상기 포토레지스트보다 좁은 폭을 갖는 물질층 패턴을 형성하는 단계와, 상기 포토레지스트를 제거하고 상기 물질층 패턴을 마스크로 이용하여 상기 하드 마스크층 및 폴리 실리콘막을 선택적으로 제거하여 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.The present invention relates to a method of forming a gate electrode of a semiconductor device to form a gate having a fine line width for manufacturing a device of 0.13㎛ or less by using a conventional photo equipment, the step of forming a gate insulating film on a semiconductor substrate And forming a polysilicon film on the gate insulating film, forming a hard mask layer on the polysilicon film, forming a material layer for fine line width adjustment on the hard mask layer, and forming a photo on the material layer. Applying a resist and selectively patterning a resist to define a gate region; selectively removing the material layer using the patterned photoresist as a mask to form a material layer pattern having a narrower width than the photoresist; Removing the photoresist and using the material layer pattern as a mask. And it characterized in that it is formed by forming a gate electrode to remove the hard mask layer, and a polysilicon film selectively.

게이트 전극, 폴리 실리콘, 하드 마스크, 선폭 Gate electrode, polysilicon, hard mask, line width

Description

반도체 소자의 게이트 전극 형성방법{method for manufacturing the gate electode of semiconductor device}Method for manufacturing the gate electrode of a semiconductor device

도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 게이트 전극 형성방법을 나타낸 공정단면도1A to 1C are cross-sectional views illustrating a method of forming a gate electrode of a semiconductor device according to the related art.

도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 게이트 전극 형성방법을 나타낸 공정단면도2A through 2C are cross-sectional views illustrating a method of forming a gate electrode of a semiconductor device according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

100 : 반도체 기판 101 : 게이트 산화막100 semiconductor substrate 101 gate oxide film

102 : 폴리 실리콘막 102a : 게이트 전극102 polysilicon film 102a gate electrode

103 : 실리콘 산화막 104 : TiN막103 silicon oxide film 104 TiN film

105 : 포토레지스트105: photoresist

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 특성을 향상하도록 한 반도체 소자의 게이트 전극 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a gate electrode of a semiconductor device to improve the characteristics of the device.

일반적으로 반도체소자의 집적도가 향상되면서 트랜지스터의 크기가 점차 작 아질 것이 요구되어 왔으나, 소오스/드레인의 접합깊이를 무한정 얕게 할 수 없다는 제약성이 있다. In general, as the degree of integration of semiconductor devices is improved, the size of transistors has been required to gradually decrease, but there is a constraint that the source / drain junction depth cannot be made infinitely shallow.

이것은 채널의 길이가 종래의 장채널(Long channel)에서 0.5㎛ 이하의 단채널(short channel)로 감소함에 따라, 소오스/드레인의 공핍영역이 채널속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(Threshold voltage)이 감소함으로써, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과(Short Channel Effect)가 발생하기 때문이다.This is because as the channel length decreases from the conventional long channel to a short channel of 0.5 μm or less, the depletion region of the source / drain penetrates into the channel, thereby reducing the effective channel length and reducing the threshold voltage. This is because the threshold voltage decreases, resulting in a short channel effect in which the gate control function is lost in the MOS transistor.

이러한 단채널 효과를 방지하기 위해서는, 게이트 절연막의 두께를 감소시켜야 하고, 소오스/드레인간의 채널 즉 게이트아래의 공핍영역의 최대 폭(Maximum width of depletion)을 감소시켜야 하고, 반도체 기판내의 불순물 농도를 감소시켜야한다. To prevent this short channel effect, the thickness of the gate insulating film should be reduced, the channel width between source / drain, i.e., the maximum width of depletion under the gate, and the impurity concentration in the semiconductor substrate should be reduced. Should

그러나 무엇보다도 얕은 접합(Shallow Junction)을 형성시켜야 한다는 점이 중요하다. 이를 위하여 반도체 소자의 제조공정에서 이온주입 장비 및 후속되는 열처리 공정에서 얕은 접합을 실현할 수 있는 방법에 대한 모색이 계속되고있다. But above all, it is important to form a shallow junction. To this end, the search for a method capable of realizing shallow bonding in ion implantation equipment and subsequent heat treatment in semiconductor device manufacturing processes continues.

또한 모스 트랜지스터(MOS Transistor)는 저농도 드레인(LDD: Light Doped Drain, 이하 'LDD'라 칭함) 구조로 대표된다고 할 수 있다.In addition, the MOS transistor may be represented by a light doped drain (LDD) structure.

이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 게이트전극 형성방법을 설명하면 다음과 같다.Hereinafter, a method of forming a gate electrode of a semiconductor device according to the prior art will be described with reference to the accompanying drawings.

도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 게이트전극 형성방법을 나타낸 단면도이다.1A to 1C are cross-sectional views illustrating a gate electrode forming method of a semiconductor device according to the prior art.

도 1a에 도시한 바와 같이, 반도체 기판(11)상에 게이트 산화막(12)을 형성하고, 상기 게이트 산화막(12)상에 폴리 실리콘막(13)을 형성한다.As shown in FIG. 1A, a gate oxide film 12 is formed on a semiconductor substrate 11, and a polysilicon film 13 is formed on the gate oxide film 12.

도 1b에 도시한 바와 같이, 상기 폴리 실리콘막(13)상에 포토레지스트(14)를 도포한 후, 노광 및 현상 공정으로 상기 포토레지스트(14)를 선택적으로 패터닝하여 게이트 영역을 정의한다.As shown in FIG. 1B, after the photoresist 14 is applied onto the polysilicon film 13, the gate resist is defined by selectively patterning the photoresist 14 by an exposure and development process.

도 1c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(14)를 마스크로 이용하여 상기 폴리 실리콘막(13)을 선택적으로 식각하여 게이트 전극(20)을 형성한다.As shown in FIG. 1C, the polysilicon layer 13 is selectively etched using the patterned photoresist 14 as a mask to form a gate electrode 20.

이후, 도면에는 도시하지 않았지만, 상기 포토레지스트(14)를 제거하고, 상기 게이트 전극(20) 양측의 반도체 기판(11) 표면내에 소오스/드레인 불순물 영역을 형성함으로써 반도체 소자를 제조한다.Subsequently, although not shown in the figure, the semiconductor device is manufactured by removing the photoresist 14 and forming a source / drain impurity region in the surface of the semiconductor substrate 11 on both sides of the gate electrode 20.

그러나 상기와 같은 종래 기술에 의한 반도체 소자의 게이트 전극 형성방법은 다음과 같은 문제점이 있었다.However, the gate electrode forming method of the semiconductor device according to the prior art as described above has the following problems.

즉, 소자가 고집적화 및 소형화에 의해 게이트 사이즈는 점점 작아지는 것이 일반화되고 있지만, 포토 장비의 광원의 경우 선폭이 미세화됨에 따라 그 한계가 있다.In other words, the gate size is becoming smaller due to the higher integration and miniaturization of the device, but the light source of the photo equipment has a limitation as the line width becomes smaller.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 기존의 포토 장비를 이용하여 0.13㎛급 이하의 소자를 제조하기 위한 미세 선폭을 갖는 게이트를 형성하도록 한 반도체 소자의 게이트 전극 형성방법을 제공하는데 그 목적이 있 다.The present invention has been made to solve the above problems to provide a method for forming a gate electrode of a semiconductor device to form a gate having a fine line width for manufacturing a device of 0.13㎛ class or less by using a conventional photo equipment The purpose is.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 게이트 전극 형성방법은 반도체 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 폴리 실리콘막을 형성하는 단계와, 상기 폴리 실리콘막상에 하드 마스크층을 형성하는 단계와, 상기 하드 마스크층상에 미세 선폭 조절용 물질층을 형성하는 단계와, 상기 물질층상에 포토레지스트를 도포하고 선택적으로 패터닝하여 게이트 영역을 정의하는 단계와, 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 물질층을 선택적으로 제거하여 상기 포토레지스트보다 좁은 폭을 갖는 물질층 패턴을 형성하는 단계와, 상기 포토레지스트를 제거하고 상기 물질층 패턴을 마스크로 이용하여 상기 하드 마스크층 및 폴리 실리콘막을 선택적으로 제거하여 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a gate electrode of a semiconductor device, the method including: forming a gate insulating film on a semiconductor substrate; forming a polysilicon film on the gate insulating film; Forming a hard mask layer, forming a material layer for fine line width adjustment on the hard mask layer, applying and selectively patterning a photoresist on the material layer to define a gate region, and forming the patterned photo Selectively removing the material layer using a resist as a mask to form a material layer pattern having a narrower width than the photoresist; removing the photoresist and using the material layer pattern as a mask; And selectively removing the polysilicon film to form a gate electrode. Is characterized in that it comprises a step.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 게이트 전극 형성방법을 보다 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a gate electrode of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 게이트전극 형성방법을 나타낸 공정단면도이다.2A to 2C are cross-sectional views illustrating a method of forming a gate electrode of a semiconductor device according to the present invention.

도 2a에 도시한 바와 같이, 반도체 기판(100)상에 게이트 산화막(101)을 형성하고, 상기 게이트 산화막(101)상에 LPCVD(Low Pressure Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 폴리 실리콘막(102)을 형성한다.As shown in FIG. 2A, a gate oxide film 101 is formed on a semiconductor substrate 100, and LPCVD (Low Pressure Chemical Vapor Deposition) or PECVD (Plasma Enhanced Chemical Vapor Deposition) method is formed on the gate oxide film 101. The polysilicon film 102 is formed.

여기서, 상기 게이트 산화막(101)은 약 30 ~ 100Å의 두께로 형성하고, 상기 반도체 기판(100)을 열산화하여 형성하거나 산화막 등을 CVD 등으로 증착하여 형성할 수 있다.Here, the gate oxide film 101 may be formed to a thickness of about 30 ~ 100Å, and thermally oxidize the semiconductor substrate 100, or may be formed by depositing an oxide film or the like by CVD.

이어, 상기 폴리 실리콘막(102)상에 하드마스크용 실리콘 산화막(103)을 형성하고, 상기 실리콘 산화막(103)상에 미세 선폭을 조절하기 위한 TiN막(104)을 형성한다.Next, a hard mask silicon oxide film 103 is formed on the polysilicon film 102, and a TiN film 104 is formed on the silicon oxide film 103 to control fine line widths.

여기서, 상기 미세 선폭을 조절하기 위해 TiN막(104)을 형성하고 있는데, 이에 한정하지 않고 다른 물질층을 형성할 수도 있다.Here, the TiN film 104 is formed in order to control the fine line width, but not limited thereto. Another material layer may be formed.

그리고 상기 TiN막(104)상에 포토레지스트(105)를 도포한 후, 노광 및 현상 공정으로 상기 포토레지스트(105)를 선택적으로 패터닝하여 게이트 영역을 정의한다.After the photoresist 105 is coated on the TiN film 104, the photoresist 105 is selectively patterned by an exposure and development process to define a gate region.

도 2b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(105)를 마스크로 이용하여 상기 반도체 기판(100)의 전면에 CF4를 첨가한 애싱(ashing) 처리로 상기 TiN막(104)을 선택적으로 제거하여 TiN막 패턴(104a)을 형성한다.As shown in FIG. 2B, the TiN film 104 is selectively subjected to an ashing process in which CF 4 is added to the entire surface of the semiconductor substrate 100 using the patterned photoresist 105 as a mask. Then, the TiN film pattern 104a is formed.

여기서, 상기 TiN막 패턴(104a)의 폭은 상기 CF4를 첨가한 애싱(ashing) 처리로 상기 패터닝된 포토레지스트(105)의 폭보다 좁은 폭을 갖게 된다.Here, the width of the TiN film pattern 104a is narrower than the width of the patterned photoresist 105 by an ashing process in which CF 4 is added.

또한, 상기 애싱 조건은 챔버 압력을 10~20mT, 파워(power)를 400~600W 하에서 200~600sccm의 CF4를 첨가한 12000sccm의 O2 가스를 이용하며, 이때의 온도 범위는 200~250℃에서 진행한다. In addition, the ashing condition is 12000sccm O 2 gas to which the chamber pressure is added 10 ~ 20mT, power 200 ~ 600sccm CF 4 under 400 ~ 600W, the temperature range is 200 ~ 250 ℃ Proceed.

도 2c에 도시한 바와 같이, 상기 포토레지스트(105)를 제거하고, 상기 TiN막 패턴(104a)을 마스크로 이용하여 상기 하드 마스크용 실리콘 산화막(103)을 선택적으로 제거한다.As shown in FIG. 2C, the photoresist 105 is removed, and the silicon oxide film 103 for the hard mask is selectively removed using the TiN film pattern 104a as a mask.

여기서, 상기 실리콘 산화막(103)의 식각은 압력을 4~10mT / 소스 파워를 400~600W / 바이어스 파워를 40~100W / 메인 식각 가스를 40~100sccm의 CF4의 범위에서 진행되며, 이때 온도는 40~60℃ 범위를 선택한다.Here, the etching of the silicon oxide film 103 is performed in the range of pressure 4 ~ 10mT / source power 400 ~ 600W / bias power 40 ~ 100W / main etching gas 40 ~ 100sccm CF 4 , wherein the temperature is Select the range 40 to 60 ° C.

이어, 상기 실리콘 산화막(103)을 마스크로 이용하여 상기 폴리 실리콘막(102)을 선택적으로 제거하여 게이트 전극(102a)을 형성한다. Subsequently, the polysilicon layer 102 is selectively removed using the silicon oxide layer 103 as a mask to form a gate electrode 102a.

이후, 도면에는 도시하지 않았지만, 상기 게이트 전극(102a) 양측의 반도체 기판(100) 표면내에 소오스/드레인 불순물 영역을 형성함으로써 반도체 소자를 제조한다.Subsequently, although not shown in the figure, a semiconductor device is manufactured by forming source / drain impurity regions in the surface of the semiconductor substrate 100 on both sides of the gate electrode 102a.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 게이트 전극 형성방법은 다음과 같은 효과가 있다.As described above, the gate electrode forming method of the semiconductor device according to the present invention has the following effects.

즉, 기존의 포토 장비를 이용하여 미세 선폭을 갖는 게이트를 형성할 수가 있기 때문에 소자의 집적화 및 소형화의 실현이 가능하여 소자의 전기적 특성을 향상시킬 수 있다.That is, since the gate having the fine line width can be formed by using the existing photo equipment, the integration and miniaturization of the device can be realized and the electrical characteristics of the device can be improved.

Claims (6)

반도체 기판상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the semiconductor substrate; 상기 게이트 절연막상에 폴리 실리콘막을 형성하는 단계;Forming a polysilicon film on the gate insulating film; 상기 폴리 실리콘막상에 하드 마스크층을 형성하는 단계;Forming a hard mask layer on the polysilicon film; 상기 하드 마스크층상에 미세 선폭 조절용 물질층을 형성하는 단계;Forming a fine line width adjusting material layer on the hard mask layer; 상기 물질층상에 포토레지스트를 도포하고 선택적으로 패터닝하여 게이트 영역을 정의하는 단계;Applying and selectively patterning photoresist on the material layer to define a gate region; 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 물질층을 선택적으로 제거하여 상기 포토레지스트보다 좁은 폭을 갖는 물질층 패턴을 형성하는 단계;Selectively removing the material layer using the patterned photoresist as a mask to form a material layer pattern having a narrower width than the photoresist; 상기 포토레지스트를 제거하고 상기 물질층 패턴을 마스크로 이용하여 상기 하드 마스크층 및 폴리 실리콘막을 선택적으로 제거하여 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.And removing the photoresist and selectively removing the hard mask layer and the polysilicon layer using the material layer pattern as a mask to form a gate electrode. 제 1 항에 있어서, 상기 하드 마스크층은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.The method of claim 1, wherein the hard mask layer is formed of a silicon oxide film. 제 1 항에 있어서, 상기 물질층은 TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법. The method of claim 1, wherein the material layer is formed of a TiN film. 제 1 항에 있어서, 상기 물질층 패턴은 CF4를 첨가한 애싱처리로 상기 물질층을 선택적으로 제거하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.The method of claim 1, wherein the material layer pattern is formed by selectively removing the material layer by ashing to which CF 4 is added. 제 4 항에 있어서, 상기 애싱 조건은 챔버 압력을 10~20mT, 파워(power)를 400~600W 하에서 200~600sccm의 CF4를 첨가한 12000sccm의 O2 가스를 이용하며, 이때의 온도 범위는 200~250℃에서 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법. Of claim 4, wherein the ashing conditions are used in 12000sccm the addition of CF 4 of 200 ~ 600sccm O 2 gas to the chamber pressure under 400 ~ 600W for 10 ~ 20mT, power (power), and wherein the temperature range of from 200 A gate electrode forming method of a semiconductor device, characterized in that proceeding at ~ 250 ℃. 제 1 항에 있어서, 상기 하드 마스크층의 식각은 압력을 4~10mT / 소스 파워를 400~600W / 바이어스 파워를 40~100W / 메인 식각 가스를 40~100sccm의 CF4의 범위에서 진행하고, 온도는 40~60℃ 범위를 선택하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.The method of claim 1, wherein the etching of the hard mask layer and proceeds to a 400 ~ 600W / bias power to the pressure 4 ~ 10mT / Source power 40 ~ 100W / main etching gas in the range of CF 4 in 40 ~ 100sccm, temperature Is a gate electrode forming method of a semiconductor device, characterized in that for selecting a range of 40 ~ 60 ℃.
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