KR100835103B1 - Manufacturing method of semiconductor device - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판에 활성 영역을 정의하는 소자 분리 영역을 형성하는 단계, 기판 위에 산화막을 형성하는 단계, 게이트 산화막 위에 폴리 실리콘막을 형성하는 단계, 폴리 실리콘막 위에 제1 감광막 패턴을 형성하는 단계, BT 공정으로 상기 제1 감광막 패턴을 식각하여 제2 감광막 패턴을 형성하는 단계, 제2 감광막 패턴을 마스크로 폴리 실리콘막 및 산화막을 제거하여 게이트 및 게이트 산화막을 형성하는 단계를 포함한다. A method of manufacturing a semiconductor device according to the present invention includes the steps of forming an isolation region defining an active region in a semiconductor substrate, forming an oxide film on the substrate, forming a polysilicon film on the gate oxide film, a first on the polysilicon film Forming a photoresist pattern, etching the first photoresist pattern by a BT process to form a second photoresist pattern, and removing the polysilicon film and the oxide film using the second photoresist pattern as a mask to form a gate and a gate oxide film It includes.
BT공정, 감광막, 게이트, 선폭BT process, photoresist, gate, line width
Description
도 1은 본 발명의 실시예에 따른 반도체 장치의 개략적인 단면도이고,1 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention;
도 2 내지 도 4는 본 발명의 실시예에 따른 반도체 장치를 제조하는 방법을 공정 순서대로 도시한 단면도이다.2 to 4 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
본 발명은 반도체 장치의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device.
최근 반도체 장치가 점점 소형화, 고집적화 되면서 반도체 장치내에 형성되는 금속 배선의 미세화 및 다층화와 함께 게이트의 선폭의 감소가 이루어지고 있다. In recent years, as semiconductor devices become smaller and more integrated, gate widths have been reduced along with miniaturization and multilayering of metal wirings formed in semiconductor devices.
일반적으로 게이트는 사진 공정으로 감광막 패턴을 형성한 후 감광막 패턴을 마스크로 하부의 막을 식각하여 게이트를 형성한다. 그러나 현재 사진 공정으로 감광막 패턴을 형성할 때 사용하는 KrF 레이저는 0.15um이하로 선폭을 감소시킬 수 없어 미세화, 소형화에 한계를 가지고 있다. In general, a gate is formed by forming a photoresist pattern by a photo process, and then etching the lower layer using the photoresist pattern as a mask to form a gate. However, the KrF laser, which is used to form the photoresist pattern by the current photo process, cannot reduce the line width to less than 0.15 μm, which has limitations in miniaturization and miniaturization.
이를 해결하기 위해서 감광막을 리플로우(reflow)하여 선폭의 감소를 시도하였으나 이는 균일한 선폭을 유지하기가 어려운 문제점이 있다. In order to solve this problem, an attempt was made to reduce the line width by reflowing the photoresist film, but it is difficult to maintain a uniform line width.
상기한 문제점을 해결하기 위한 본 발명은 게이트의 선폭을 균일하고 신뢰성 있게 감소시킬 수 있는 반도체 소자의 제조 방법을 제공한다. The present invention for solving the above problems provides a method for manufacturing a semiconductor device that can reduce the line width of the gate uniformly and reliably.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판에 활성 영역을 정의하는 소자 분리 영역을 형성하는 단계, 기판 위에 산화막을 형성하는 단계, 게이트 산화막 위에 폴리 실리콘막을 형성하는 단계, 폴리 실리콘막 위에 제1 감광막 패턴을 형성하는 단계, BT 공정으로 상기 제1 감광막 패턴을 식각하여 제2 감광막 패턴을 형성하는 단계, 제2 감광막 패턴을 마스크로 폴리실리콘막 및 산화막을 제거하여 게이트 및 게이트 산화막을 형성하는 단계를 포함한다. A semiconductor device manufacturing method according to the present invention for achieving the above object comprises the steps of forming a device isolation region defining an active region on a semiconductor substrate, forming an oxide film on the substrate, forming a polysilicon film on the gate oxide film Forming a first photoresist pattern on the polysilicon layer, etching the first photoresist pattern by a BT process to form a second photoresist pattern, and removing the polysilicon film and the oxide film using the second photoresist pattern as a mask And forming a gate oxide film.
그리고 게이트의 측면에 스페이서를 형성하는 단계, 활성 영역에 소스 영역, 드레인 영역 및 저농도 도핑 영역을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a spacer on a side of the gate, and forming a source region, a drain region, and a lightly doped region in the active region.
또한, 감광막 패턴은 폴리 실리콘막 위에 감광막을 형성하는 단계, 감광막을 마스크를 통해 KrF 레이저로 노광한 후 현상하는 단계를 포함하는 것이 바람직하다.In addition, the photoresist pattern may preferably include forming a photoresist on the polysilicon film, and exposing the photoresist with a KrF laser through a mask to develop the photoresist.
또한, 제1 감광막 패턴은 3,000~5,000Å의 두께로 형성하고, 제2 감광막 패턴은 2,000~3000의 두께로 남기는 것이 바람직하다.Moreover, it is preferable to form the 1st photosensitive film pattern in thickness of 3,000-5,000 kPa, and to leave the 2nd photosensitive film pattern in thickness of 2,000-3000.
또한, BT 공정은 식각 기체로 Ar을 150~300sccm, CF4을 50~100sccm의 범위로 사용하는 건식 식각 챔버에서 진행하는 것이 바람직하다.In addition, the BT process is preferably performed in a dry etching chamber using Ar as 150 to 300 sccm, CF 4 in the range of 50 to 100 sccm as an etching gas.
또한, BT 공정은 건식 식각 챔버의 압력을 10~20mTorr, 파워를 200~400W로 유지하여 10~30초간 진행하는 것이 바람직하다.In addition, in the BT process, the pressure of the dry etching chamber is maintained at 10 to 20 mTorr and power at 200 to 400 W, preferably 10 to 30 seconds.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.
도1 은 본 발명에 따른 반도체 장치의 게이트의 단면도이다.1 is a cross-sectional view of a gate of a semiconductor device according to the present invention.
도 1에 도시한 바와 같이, 반도체 장치는 소자 분리 영역(도시하지 않음)이 한정되어 있는 기판(10)에 소스 영역 및 드레인 영역(24), 이들 사이에 위치하는 채널 영역이 형성되어 있다. 소스 영역 및 드레인 영역(24)은 도전형 불순물 이온이 고농도로 도핑 되어 있으며 채널 영역은 진성 반도체(intrinsic semiconductor) 영역으로 문턱 전압(Vth) 조절용 이온이 도핑될 수 있다. As shown in FIG. 1, in the semiconductor device, a source region and a
그리고 채널 영역과 대응하는 기판(10) 위에는 게이트 산화막(14)이 형성되어 있으며, 게이트 산화막(14) 위에는 버퍼층(buffer layer, 18) 및 스페이서(22)를 가지는 게이트(16)가 형성되어 있다. 버퍼층(18)은 게이트(16)의 측면에 형성된 수직한 부분과 게이트(16)쪽에서 소스 영역 및 드레인 영역(24)으로 뻗은 수평 부 분으로 형성되는 L자 형태로 형성되어 있다. 그리고 버퍼층(18) 위에는 스페이서(22)가 형성되어 있다. A
여기서 소스 영역 및 드레인 영역(24)은 스페이서(22)로부터 일정 거리 떨어져 형성되어 있으며, 스페이서(22)의 아래에는 저농도 도핑 영역(20)이 형성되어 있다. Here, the source region and the
그리고 게이트(16)의 상부와 소스 영역 및 드레인 영역(28) 위에는 실리사이드 층(26, 30)이 형성되어 있다.
그럼 이상 설명한 본 발명에 따른 반도체 장치를 형성하는 방법을 도 2 내지 도 5를 참조하여 상세히 설명한다.The method of forming the semiconductor device according to the present invention described above will now be described in detail with reference to FIGS. 2 to 5.
먼저 도 2에 도시한 바와 같이, 실리콘 등으로 이루어지는 반도체 기판(10)에 LOCOS 또는 STI 방식으로 소자 분리 영역(12)을 형성하여 활성 영역을 한정한다. 그리고 기판(10)을 열 산화(oxidation)하여 기판(10) 바로 위에 패드 산화막(14A)을 형성한다. 패드 산화막(14A)은 이후 이온 도핑 공정시 기판(10)을 보호하기 위한 버퍼막으로 일정전압에서 파괴되지 않을 정도의 최소한의 두께로 형성한다. First, as shown in FIG. 2, the
이후 패드 산화막(14A) 위에 폴리 실리콘막을 증착하여 폴리 실리콘막(16A)을 형성한다. 그리고 폴리 실리콘막(16A) 위에 제1 감광막 패턴(PR1)을 3,000~5,000Å의 두께로 형성한다. 이때 감광막 패턴(PR)은 KrF 레이저를 이용하여 감광막을 노광 한 후 현상하여 형성한다. Thereafter, a polysilicon film is deposited on the
이후 도 3에 도시한 바와 같이, 제1 감광막 패턴(PR1)을 BT(break through, 이하 BT라 함)공정으로 식각하여 2,000~3,000Å의 두께의 제2 감광막 패턴(PR2)을 형성한다. BT 공정에 의해 제1 감광막 패턴(PR1, 점선)이 전체적으로 축소되기 때문에 두께 및 선폭도 함께 줄어든다. 3, the first photoresist layer pattern PR1 is etched by a BT (break through, BT) process to form a second photoresist layer pattern PR2 having a thickness of 2,000 to 3,000 kPa. Since the first photoresist pattern PR1 (dashed line) is entirely reduced by the BT process, the thickness and line width are also reduced.
여기서 폴리 실리콘막(16A) 위에 형성되어 있는 자연 산화막(native oxide, 도시하지 않음)도 함께 제거한다. Here, the native oxide (not shown) formed on the
BT 공정은 플라즈마 건식 식각 장비를 이용하며 챔버 압력은 10~20mTorr, 파워는 200~400W를 유지하여 10~30초간 진행한다. 그리고 식각 가스는 Ar을 150~300sccm, CF4을 50~100sccm의 범위로 사용한다. The BT process uses plasma dry etching equipment, and the chamber pressure is 10 ~ 20mTorr and the power is 200 ~ 400W for 10 ~ 30 seconds. And the etching gas is used in the range of Ar 150 ~ 300sccm, CF 4 50 ~ 100sccm.
그리고 제2 감광막 패턴(PR2)을 마스크로 폴리 실리콘막(16A) 및 패드 산화막(14A)을 식각하여 게이트(16) 및 게이트 산화막(14)을 형성한다. BT 공정과 폴리 실리콘막(16A) 및 패드 산화막(14A)을 식각하는 공정은 동일 챔버에서 인-시튜(in-situ)공정으로 형성할 수 있다. The
이처럼 BT 공정을 이용하면 사진 공정에 의해 형성할 수 있는 최소 선폭 보다 더욱 작은 선폭을 가지는 감광막 패턴을 형성할 수 있다. 따라서 사진 식각의 한계보다 더욱 작은 선폭을 가지도록 게이트를 형성할 수 있다. Using the BT process, a photoresist pattern having a line width smaller than the minimum line width that can be formed by the photo process can be formed. Therefore, the gate may be formed to have a line width smaller than the limit of photo etching.
그리고 식각 조건으로 감광막 패턴의 폭을 조절하기 때문에 동일 식각 조건에서는 항상 동일한 감광막 패턴을 형성할 수 있어 소자의 신뢰성이 향상된다. In addition, since the width of the photoresist pattern is adjusted by etching conditions, the same photoresist pattern may be always formed under the same etching conditions, thereby improving reliability of the device.
다음 도 4에 도시한 바와 같이, 기판(10) 위에 게이트(10) 및 활성 영역을 덮는 산화막 및 질화막을 형성한다. 이때 산화막은 산화하여 형성하거나 화학적 기 상 증착법으로 증착하여 형성할 수 있다.Next, as shown in FIG. 4, an oxide film and a nitride film are formed on the
이후 게이트(16)를 마스크로 기판(10)에 도전형 불순물 이온을 저농도로 도핑한 후 열처리로 활성화하여 저농도 도핑 영역(20)을 형성한다. 이때 도전형 불순물 이온은 P형 또는 N형 도전형 불순물로, P형 도전형 불순물로는 붕소(B), 갈륨(Ga) 등이 사용되고, N형 불순물로는 인(P), 비소(As) 등을 사용한다.Thereafter, the conductive dopant ions are lightly doped into the
이후 마스크 없이 블랭크 에치(blank etch) 또는 에치백(etch back)으로 질화막을 식각하여 스페이서(22)를 형성한다. Thereafter, the nitride layer is etched with a blank etch or etch back without a mask to form a
도 1에 도시한 바와 같이, 스페이서(22)를 포함한 기판(10) 전면에 실리사이드용 금속막을 형성한 후 열처리하여 실리사이드(26, 30)를 형성한다. As shown in FIG. 1, a silicide metal film is formed on the entire surface of the
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다. Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications of those skilled in the art using the basic concept of the present invention defined in the following claims are also the rights of the present invention. It belongs to the range.
이상 설명한 바와 같이, BT 공정을 이용하면 사진 공정에 의해 형성할 수 있는 최소 선폭 보다 더 작게 감광막 패턴을 용이하면서도 신뢰성있게 형성할 수 있다. 따라서 게이트 선폭을 감소시킬 수 있어 소형화, 고집적화 된 반도체 소자를 제공할 수 있다. As described above, the BT process makes it possible to easily and reliably form the photosensitive film pattern smaller than the minimum line width that can be formed by the photolithography process. Therefore, the gate line width can be reduced, thereby providing a miniaturized and highly integrated semiconductor device.
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