KR0154303B1 - Method of fabricating mosfet - Google Patents
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Abstract
최근, 반도체의 고집적화에 따라서 반도체상의 개별소자도 작은 면적으로 형성해야 될 필요가 발생하게 되었다. 이에따라 미세한 모스 트랜지스터 구조를 형성하게 되면, 소오스, 드레인간의 채널길이가 축소되고, 이로 인한 쇼트 채널 효과, 브레이크 다운전압에 의한 펀치 쓰루 현상의 원인이 되므로 본 발명에서는 게이트 구조를 웨이퍼의 표면 위치와 동일하게 맞춤으로써, 상기에서 설명한 바와 같은 문제점을 개선하고 또한, 불순물 이온 주입시에도 실리콘 기판상에 패드산화막을 형성하고 고농도와 저농도의 이온을 주입하므로써, 별도의 마스크 레이어가 필요치 않도록 설계하였고, 트렌치내에 희생 산화막을 형성하고 이를 마스크로 하여 소오스와 드레인간의 채널영역에 불순물 이온을 주입하여 채널간 특성을 조절할 수 있도록 하였다.In recent years, with the high integration of semiconductors, it is necessary to form individual elements on a semiconductor with a small area. As a result, the formation of a fine MOS transistor structure reduces the channel length between the source and the drain, which causes a short channel effect and a punch-through phenomenon due to the breakdown voltage. In order to solve the problems described above, the pad oxide film is formed on the silicon substrate and the high concentration and low concentration of ions are implanted even during impurity ion implantation, so that a separate mask layer is not required. The sacrificial oxide film was formed and impurity ions were implanted into the channel region between the source and the drain to control the interchannel characteristics.
Description
제1a도 내지 제1d도는 종래의 방법에 의하여 모스 트랜지스터를 제조하는 공정도.1A to 1D are process diagrams for manufacturing a MOS transistor by a conventional method.
제2a도 내지 제2g도는 본 발명의 방법에 의하여 모스 트랜지스터를 제조하는 공정도.2A to 2G are process drawings for manufacturing a MOS transistor by the method of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
21 : 실리콘 기판 22 : 패드 산화막21 silicon substrate 22 pad oxide film
23 : 고농도의 불순물 이온을 주입한 영역23: region implanted with a high concentration of impurity ions
24 : 저농도의 불순물 이온을 주입한 영역24: region implanted with low concentration of impurity ions
25 : 질화막 26 : 저온 산화막25 nitride film 26 low temperature oxide film
27 : 포토 레지스트 패턴 28 : 희생산화막27: photoresist pattern 28: sacrificial oxide film
29 : 트렌치 30 : 스페이서29: trench 30: spacer
31 : 채널간의 펀치 쓰루를 방지하기 위한 이온 주입 영역31: ion implantation area to prevent punch through between channels
32 : 게이트 산화막 33 : 폴리 실리콘32: gate oxide film 33: polysilicon
34 : 실리 사이드 전극 G : 게이트 형성 영역34: silicide electrode G: gate formation region
본 발명은 반도체 소자에 관한 것으로서, 구체적으로 미세 패턴 형성시 모스 트랜지스터 구조의 게이트를 리세스트(Recessed) 구조로 형성하여 쇼트 채널 효과와 펀치쓰류 효과를 방지하고, 게이트의 특성을 향상시킬 수 있는 모스 트랜지스터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device. Specifically, when forming a fine pattern, a gate of a MOS transistor structure is formed in a recessed structure to prevent short channel effects and punch-through effects and to improve gate characteristics. It relates to a transistor.
최근의 반도체가 고집적화됨에 따라서, 반도체를 구성하는 소자의 크기를 줄이는 미세화 기술이 요청되고 있으나, 개별 소자의 동작특성 및 구조로 인하여 미세화 기술을 적용하기에 곤란한 점이 있게 된다. 이에 따라 반도체 소자를 미세화하기 위하여 그 구조를 바꿈으로써, 그 소자의 크기를 줄이고 성능을 향상시키는 방법이 논의되고 있다.As recent semiconductors have been highly integrated, there has been a demand for miniaturization technology to reduce the size of devices constituting the semiconductor. However, it is difficult to apply the miniaturization technology due to the operation characteristics and the structure of individual devices. Accordingly, a method of reducing the size of the device and improving its performance by changing its structure in order to refine the semiconductor device has been discussed.
첨부된 도면과 함께 종래의 방법에 대한 상세한 설명을 하면 다음과 같다.The detailed description of the conventional method together with the accompanying drawings is as follows.
제1도는 종래의 방법에 의하여 모스 트랜지스터(MOS Transistor)를 형성하는 공정도이다.1 is a process chart for forming a MOS transistor by a conventional method.
제1a도를 참조하면, 실리콘 기판(11)상에 산화막(12)을 형성하고, 이어서, 산화막(12)상에 폴리 실리콘막(13)을 형성한다.Referring to FIG. 1A, the oxide film 12 is formed on the silicon substrate 11, and then the polysilicon film 13 is formed on the oxide film 12.
식각 마스크로 사용하기 위하여 상기의 구조물상에 포토 레지스트막(14)을 도포하여 주고, 도포된 포토 레지스트막(14)을 패터닝하여, 게이트 형성 영역만을 남기고, 폴리 실리콘막(13), 산화막(12)을 차례로 선택적인 식각을 실시하여 게이트와 게이트 산화막을 형성한다.In order to use it as an etching mask, a photoresist film 14 is coated on the structure, and the applied photoresist film 14 is patterned, leaving only the gate formation region, and the polysilicon film 13 and the oxide film 12. ) Is selectively etched sequentially to form a gate and a gate oxide film.
이어서, 저농도의 이온을 실리콘 기판으로 주입하여 저농도의 소오스, 드레인 영역(15)을 형성하고, CVD(Chemical Vapor Depositon) 산화막(16)을 실리콘 기판(11)의 전면에 걸쳐 두껍게 형성한다.Subsequently, a low concentration of ions is implanted into the silicon substrate to form a low concentration source and drain region 15, and a CVD (Chemical Vapor Depositon) oxide film 16 is formed thick over the entire surface of the silicon substrate 11.
이방성 식각 공정을 통하여 상기의 CVD산화막(16)을 에치백(Etch-back)하여 게이트(13)의 측벽에 스페이서(17)를 형성하고, 상기 스페이서(17)를 마스크로 하여 실리콘 기판(11)상에 고농도의 이온을 주입하여 고농도의 소오스, 드레인 영역(18)을 형성하여 LDD(Lightly Doped Drain) 구조를 가지는 모스 트랜지스터를 완성한다.The CVD oxide film 16 is etched back through an anisotropic etching process to form a spacer 17 on the sidewall of the gate 13, and the silicon substrate 11 using the spacer 17 as a mask. A high concentration of source and drain regions 18 are formed by implanting ions of high concentration onto the MOS transistor to form a LDD (Lightly Doped Drain) structure.
그러나, 종래의 모스 트랜지스터 구조는 다음과 같은 문제점이 있다.However, the conventional MOS transistor structure has the following problems.
종래의 모스 트랜지스터를 미크론 이하로 미세화시키면, 상대적으로 소오스, 드레인간이 채널 길이가 줄어들고, 채널간의 길이가 짧아져, 쇼트 채널 효과가 심화되며, 지나치게 채널간의 길이가 짧아지게 되면 브레이크 다운 전압(Breakdown Voltage)에 이르게 됨으로 인한 모스 트랜지스터의 손상을 가져오게 되며, 쇼트 채널효과(Short Channel)로 인하여 게이트 특성이 열화되는 단점을 가지고 있다.By miniaturizing the conventional MOS transistor to less than micron, the channel length between the source and drain is relatively short, the channel length is shortened, and the short channel effect is intensified. It leads to damage of the MOS transistor due to the voltage), and has a disadvantage in that the gate characteristics are deteriorated due to the short channel effect.
본 발명은 상기와 같은 종래의 문제점을 개선하기 위한 것으로서, 반도체 소자상에서 모스 트랜지스터의 게이트 구조를 리세스트(Recessed) 구조로 형성하여 줌으로써, 쇼트 채널 효과로 인한 모스 트랜지스터의 손상을 방지하고, 게이트의 특성을 향상시킬 수 있는 모스 트랜지스터를 제조하는 데에 본 발명의 목적이 있다. 상기와 같은 목적을 달성하기 위한 본 발명의 특징은 불순물 이온으로 도핑된 실리콘 기판상에 패드 산화막을 형성하는 공정과; 실리콘 기판상으로 고농도의 이온을 주입하여 고농도의 소오스, 드레인 영역을 형성하는 공정과; LDD 구조를 형성하기 위하여, 실리콘 기판으로 저농도의 이온을 주입하여 저농도의 소오스, 드레인 영역을 형성하는 공정과; 상기 패드 산화막상에 질화막, 저온 산화막을 차례로 형성하는 공정과; 상기의 구조물상에 포토 레지스트막을 도포하고, 포토 레지스트막을 패터닝하는 공정과; 상기 구조물상에 게이트 영역을 한정하는 단계와; 상기의 포토 레지스트 패턴을 식각 마스크로 하여 저온 산화막, 질화막, 패드 산화막을 차례로 식각하여 제거한 후, 상기 포토 레지스트 패턴을 식각하여 제거하는 공정과; 저온 산화막을 마스크로 노출된 실리콘 기판을 식각하여 트렌치 구조를 형성하는 공정과; 상기 저온 산화막을 식각하여 제거하는 공정과; 상기와 같이 형성된 트렌치 내에 희생 산화막을 형성하는 공정과; 상기의 트렌치 내에 절연막을 형성한 후,이방성 식각을 통하여 스페이서를 형성하는 공정과; 실리콘 기판의 펀치 쓰루 현상을 방지하기 위한 이온을 주입하는 공정과; 채널간의 특성을 조절하기 위한 이온을 주입하고 확산을 실시하여 소오스, 드레인간의 채널길이를 조절하므로써 게이트의 특성을 향상시키는 공정과; 상기 희생 산화막을 제거하고 게이트 산화막을 형성하는 공정과; 실리콘 기판의 전면에 폴리 실리콘을 침적시키고 건식식각하여 게이트를 형성하는 공정과; 상기 질화막, 패드 산화막을 차례로 식각하여 제거한 후, 소오스, 드레인, 게이트 상부에 실리사이드(Silicide) 전극을 형성하는 것을 포함하는 것이다.The present invention is to improve the above-described conventional problems, by forming the gate structure of the MOS transistor in a recessed structure on the semiconductor device, thereby preventing damage to the MOS transistor due to the short channel effect, An object of the present invention is to manufacture a MOS transistor capable of improving the characteristics. Features of the present invention for achieving the above object comprises the steps of forming a pad oxide film on a silicon substrate doped with impurity ions; Implanting a high concentration of ions onto the silicon substrate to form a high concentration of source and drain regions; Forming a low concentration source and drain region by implanting low concentration ions into a silicon substrate to form an LDD structure; Sequentially forming a nitride film and a low temperature oxide film on the pad oxide film; Applying a photoresist film on the structure and patterning the photoresist film; Defining a gate region on the structure; Etching and removing the low temperature oxide film, the nitride film, and the pad oxide film in order by using the photoresist pattern as an etching mask, and then etching and removing the photoresist pattern; Etching the silicon substrate exposed with the low temperature oxide film as a mask to form a trench structure; Etching and removing the low temperature oxide film; Forming a sacrificial oxide film in the trench formed as above; Forming an spacer in the trench, and then forming a spacer through anisotropic etching; Implanting ions for preventing punch through of the silicon substrate; Implanting and diffusing ions for adjusting the characteristics between the channels to improve the characteristics of the gate by controlling channel lengths between the source and the drain; Removing the sacrificial oxide film and forming a gate oxide film; Depositing polysilicon on the entire surface of the silicon substrate and dry etching to form a gate; The nitride layer and the pad oxide layer are sequentially etched and removed, and then a silicide electrode is formed on the source, the drain, and the gate.
이하, 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 의한 모스 트랜지스터를 제조하는 공정도이다.2 is a process chart for manufacturing a MOS transistor according to the present invention.
제2a도를 참조하여, 불순물 이온으로 도핑된 실리콘 기판(21)상에 패드 산화막(22)을 200~500Å 정도의 두께로 형성하고, 패드 산화막(22)을 버퍼 레이어(Buffer Layer)로 사용하여, 기판으로 고농도 불순물 이온을 주입하여 고농도의 소오스/드레인 영역을 위한 고농도 불순물 영역(23)을 형성하고, LDD 구조의 형성을 위하여 기판으로 저농도의 불순물 이온을 주입하여 저농도의 불순물 영역(24)을 형성한다.Referring to FIG. 2A, a pad oxide film 22 is formed to a thickness of about 200 to 500 상 에 on a silicon substrate 21 doped with impurity ions, and the pad oxide film 22 is used as a buffer layer. In order to form a high concentration impurity region 23 for a high concentration source / drain region by implanting high concentration impurity ions into the substrate, a low concentration impurity region 24 is formed by implanting low concentration impurity ions into the substrate to form an LDD structure. Form.
이어서, 제2b도에서와 같이, 패드 산화막(22)상에 질화막(25)을 500~2000Å의 두께로 형성하고, 상기 질화막(25)상에 저온 산화막(26)을 2000~7000Å의 두께로 형성한다.Subsequently, as shown in FIG. 2B, a nitride film 25 is formed on the pad oxide film 22 to a thickness of 500 to 2000 GPa, and a low temperature oxide film 26 is formed on the nitride film 25 to a thickness of 2000 to 7000 GPa. do.
상기와 같이 진행된 구조물상에 포토 레지스트막(27)을 도포하고, 포토 레지스트막(27)을 패터닝한 후, 게이트 형성 영역(G)을 정의한다.After the photoresist film 27 is coated on the structure advanced as described above and the photoresist film 27 is patterned, the gate formation region G is defined.
제2c도에서와 같이, 포토 레지스트 패턴(27)을 마스크로 사용하여 저온 산화막(26), 질화막(25), 패드 산화막(22)을 차례로 선택적인 식각을 실시하여 제거하고, 식각후 남아있는 포토 레지스트 패턴(27)을 제거한다.As shown in FIG. 2C, using the photoresist pattern 27 as a mask, the low temperature oxide film 26, the nitride film 25, and the pad oxide film 22 are selectively etched and removed in order to remove the remaining photoresist. The resist pattern 27 is removed.
제2d도에서와 같이, 저온 산화막(26)을 버퍼로 하여 실리콘 기판(21)상에 0.05~1.0㎛의 폭을 가지는 트렌치(Trench)를 형성하고 상기 저온 산화막(26)을 식각하여 제거하고, 트렌치(29)내에 희생산화막(28)을 100~500Å 정도의 두께로 형성한다. 그리고, 트렌치(29)의 형성에 따라 분리된 고농도의 불순물 영역(23)은 고농도의 소오스, 드레인 영역으로 작용하고, 저농도 불순물 영역(24)은 저농도 소오스, 드레인 영역이 된다.As shown in FIG. 2D, a trench having a width of 0.05 μm to 1.0 μm is formed on the silicon substrate 21 using the low temperature oxide film 26 as a buffer, and the low temperature oxide film 26 is etched and removed. A sacrificial oxide film 28 is formed in the trench 29 to a thickness of about 100 to 500 microns. The high concentration impurity region 23 separated by the formation of the trench 29 serves as a high concentration source and drain region, and the low concentration impurity region 24 becomes a low concentration source and drain region.
제2e도에서와 같이, 실리콘 기판의 전면에 저온 산화막이나 질화막과 같은 절연막을 500~3000Å 정도의 두게로 침저하여 이방성 식각을 통해 스페이서(30)를 형성하고, 펀치 쓰루(Punch Through) 현상을 방지하기 위하여, 상기 희생 산화막(28)을 마스크로하여 이온 주입을 실시한다.As shown in FIG. 2E, an insulating film such as a low temperature oxide film or a nitride film is deposited on the entire surface of the silicon substrate with a thickness of about 500 to 3000 kV to form a spacer 30 through anisotropic etching, and prevents punch through phenomenon. In order to do this, ion implantation is performed using the sacrificial oxide film 28 as a mask.
이로써, 기판의 벌크내에 펀치 쓰루 방지용 불순물영역(31)이 형성된다.As a result, a punch through prevention impurity region 31 is formed in the bulk of the substrate.
제2f도에서와 같이, 상기 스페이서(30)를 마스크로 하여 채널영역에 드레숄드전압(Threshold Voltage) 조절을 위한 불순물 이온을 주입한 후, 확산 공정을 실시하여 주면, 저농도 소오스, 드레인 영역이 스페이서 하단에 까지 이르게 되어 본 발명의 모스 트랜지스터의 LDD 구조를 갖는 소오스, 드레인 영역을 형성한다.As shown in FIG. 2F, when the impurity ions for adjusting the threshold voltage are implanted into the channel region using the spacer 30 as a mask, and then a diffusion process is performed, a low concentration source and a drain region are formed as spacers. It reaches to the lower end to form a source and a drain region having the LDD structure of the MOS transistor of the present invention.
또한, 상기 확산 시간을 달리하여 실시하므로써, 채널간의 길이를 조절하고, 이에 따른 게이트 특성을 조절할 수 있다.In addition, by varying the diffusion time, it is possible to adjust the length between the channels, thereby adjusting the gate characteristics.
계속해서, 트렌치 내부의 노출된 상기 희생 산화막(28)을 제거하고 게이트 산화막(32)을 형성한다.Subsequently, the exposed sacrificial oxide layer 28 inside the trench is removed to form a gate oxide layer 32.
트렌치 내부의 게이트 산화막(32)상에 고농도 이온으로 도핑된 폴리 실리콘막을 1000~5000Å 정도의 두께로 형성하고 폴리싱이나 건식식각을 통해 게이트(33)을 형성한다. 이때, 게이트의 상부 위치를 실리콘 기판의 표면과 일치 시킴으로써 후속의 평탄화 공정을 용이하게 진행할 수 있다.A polysilicon film doped with a high concentration of ions on the gate oxide film 32 in the trench is formed to a thickness of about 1000 ~ 5000Å and the gate 33 is formed through polishing or dry etching. At this time, by matching the upper position of the gate with the surface of the silicon substrate it is possible to facilitate the subsequent planarization process.
제2g도에서와 같이, 상기의 질화막(25), 패드 산화막(22)을 차례로 제거하고, 소오스, 드레인, 게이트간의 저항을 줄이기 위하여 모스의 소오스, 드레인, 게이트의 상부에 실리사이드 전극(34)을형성하여 모스 트랜지스터 구조를 완성한다.As shown in FIG. 2G, the silicide electrode 34 is disposed on the source, drain, and gate of the MOS in order to sequentially remove the nitride film 25 and the pad oxide layer 22, and to reduce the resistance between the source, the drain, and the gate. To form a MOS transistor structure.
상기와 같은 본 발명에 따르면, 실리콘 기판상에 트렌치를 형성하고, 트렌치내에 게이트를 형성함으로써 미세 패턴 형성시 쇼트 채널 효과와 쇼트 채널효과로 인한 펀치 쓰루 현상을 방지할 뿐만 아니라 불순물 이온 주입시 별도의 마스크를 필요로 하지 않으므로 반도체의 공정 단순화를 기할 수 있다.According to the present invention as described above, by forming a trench on the silicon substrate, the gate formed in the trench to prevent the punch-through phenomenon due to the short channel effect and the short channel effect when forming a fine pattern, as well as to separate the impurity ion implantation Since no mask is required, the process of the semiconductor can be simplified.
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