KR20070047364A - 단방향 데이터 버스를 가진 메모리 시스템 및 방법 - Google Patents

단방향 데이터 버스를 가진 메모리 시스템 및 방법 Download PDF

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Abstract

메모리 시스템 및 방법은 메모리 제어기로부터 여러 메모리 장치들로 기록 데이터를 연결하는 단방향 다운스트림, 및 메모리 장치로부터 메모리 제어기로 판독 데이터를 연결하는 단방향 업스트림 버스를 포함한다. 메모리 장치들은 각각의 메모리 장치가 판독 메모리 요청들을 더 이상 처리하지 않을때까지 기록 데이터를 저장하는 기록 버퍼를 각각 포함한다. 다운스트림 버스는 메모리 제어기로부터 메모리 장치들로 메모리 명령들 및/또는 행 및 열 어드레스들을 연결하기 위하여 사용될 수 있다.
DRAM, 메모리 장치, 메모리 제어기

Description

단방향 데이터 버스를 가진 메모리 시스템 및 방법{MEMORY SYSTEM AND METHOD HAVING UNI-DIRECTIONAL DATA BUSES}
본 출원은 "단방향 데이터 버스를 가진 메모리 시스템 및 방법"이라는 명칭으로 2004년 8월 27일에 출원된 미국특허 출원번호 제10/928,411호의 출원일의 이익을 주장하며, 이 특허 출원은 여기에 참조문헌으로서 통합된다.
본 출원은 메모리 시스템들에 관한 것으로, 특히 메모리 제어기 및 하나 이상의 메모리 장치 사이에 명령, 어드레스 및 데이터 신호들을 연결하기 위한 시스템들 및 방법들에 관한 것이다.
컴퓨터 시스템들은 프로세서에 의하여 액세스되는 데이터를 저장하기 위하여 동적 랜덤 액세스 메모리("DRAM") 장치와 같은 메모리 장치들을 사용한다. 이들 DRAM 장치들은 보통 컴퓨터 시스템의 시스템 메모리로서 사용된다. 전형적인 컴퓨터 시스템에 있어서, 프로세서는 프로세서 버스 및 메모리 제어기를 통해 시스템 메모리와 통신한다. 시스템 메모리는 전형적으로 다중 메모리 장치들을 각각 가진 메모리 모듈들에 배열되며, 메모리 모듈들은 메모리 버스를 통해 메모리 제어기에 연결된다. 프로세서는 판독 명령과 같은 메모리 명령을 포함하는 메모리 요청, 및 데이터 또는 명령들이 판독되거나 데이터 또는 명령들이 기록될 위치를 지정하는 어드레스를 발행한다. 메모리 제어기는 메모리 버스를 통해 시스템 메모리에 적용되는 행 및 열 어드레스들뿐만 아니라 적절한 명령 신호들을 생성하기 위해 명령 및 어드레스를 사용한다. 명령들 및 어드레스들에 응답하여, 데이터는 시스템 메모리 및 프로세서 사이에서 전송된다. 메모리 제어기는 종종 PCI 버스와 같은 확장 버스에 프로세서 버스를 연결하는 버스 브리지 회로를 또한 포함하는 시스템 제어기의 부분이다.
높은 데이터 대역폭은 메모리 시스템들의 바람직한 용량이다. 일반적으로, 대역폭 제한사항들은 메모리 제어기들이 메모리 장치들이 허용하는 만큼 빠르게 시스템 메모리로 그리고 시스템 메모리로부터 데이터를 배열하기 때문에 메모리 제어기들과 관련되지 않는다. 대역폭을 증가시키기 위한 한 방법은 메모리 장치들에 메모리 제어기를 연결시키는 메모리 데이터 버스의 속도를 증가시키는 것이다. 그러나, 메모리 장치들은 메모리 제어기들 및 메모리 데이터 버스들의 데이터 대역폭의 증가에 보조를 맞출 수 없다. 특히, 메모리 제어기는 메모리 장치들이 명령들에 응답하도록 하는 방식으로 메모리 장치들에 대한 모든 메모리 명령들을 스케줄링해야 한다. 비록 이들 하드웨어 제한사항들이 메모리 장치의 설계를 통해 어느 정도까지 감소될 수 있을지라도, 하드웨어 제한사항들을 감소시키는 것은, 비용, 전력 및/또는 크기가 메모리 장치에 추가되기 때문에 절충안이 요구되며, 이들 모두는 바람직하지 않은 대안 방법들이다. 메모리 장치들이 계속 증가하는 속도로 "적절한" 액세스들을 신속하게 조절할 수 있는, 예컨대 메모리 장치의 동일한 페이지에 대한 후속 트래픽을 신속하게 조절할 수 있는 반면에, 메모리 장치들이 메모 리 장치의 상이한 페이지들 또는 뱅크들에 대한 액세스와 같은 "부적절한 트래픽들"을 분석하는 것은 훨씬 더 곤란할 것이다. 결과로서, 메모리 데이터 버스 대역폭의 증가는 메모리 시스템의 대역폭의 대응하는 증가를 야기하지 않는다.
메모리 장치들의 제한된 대역폭외에, 컴퓨터 시스템의 성능은 또한 메모리 장치들로부터 데이터를 판독하는데 필요한 시간을 증가시키는 대기시간 문제점들에 의하여 제한된다. 보다 상세하게는, 메모리 장치 판독 명령이 동기 DRAM("SDRAM") 장치와 같은 시스템 메모리 장치에 연결될 때, 판독 데이터는 몇몇 클록 주기의 지연이 발생할 때까지 SDRAM 장치로부터 출력될 수 없다. 비록 SDRAM 장치들이 높은 데이터율로 버스트 데이터를 동기 출력할 수 있을지라도, 데이터를 초기에 제공할때의 지연은 상기 SDRAM 장치들을 사용하는 컴퓨터 시스템의 동작 속도를 현저하게 감소시킬 수 있다. 이들 대기시간 문제들은 일반적으로 메모리 데이터 버스 대역폭을 단순하게 증가시킴으로서 임의의 정도까지 완화시킬 수 없다.
메모리 대기시간 문제는 기록 액세스들과 교번하는 판독 액세스들, 즉 "판독/기록 턴어라운드들"로서 알려진 상황에 의하여 현저하게 악화된다. 메모리 제어기가 메모리 장치에 판독 명령을 발행할 때, 메모리 장치는 메모리 어레이로부터 메모리 장치의 외부 데이터 버스 단말들에 판독 데이터를 연결해야 한다. 그 다음에, 판독 데이터는 메모리 장치로부터 메모리 제어기에 메모리 버스의 데이터 버스 부분을 통해 연결되어야 한다. 그 다음에, 메모리 제어기는 기록 메모리 액세스를 개시하기 위하여 데이터 버스를 통해 메모리 장치에 기록 데이터를 연결할 수 있다.
대기시간 문제점들은 또한 메모리 장치들에서 메모리 셀들의 상이한 페이지들에 지시된 순차적인 판독 명령들이 존재한다. 만일 제 2 판독이 상이한 페이지에 지시되면, 판독이 지시되는 페이지는 "개방" 페이지, 즉 이전 메모리 액세스동안 데이터가 판독되는 메모리 셀들의 행이 아닐 것이다. 만일 판독 액세스가 지시되는 행이 미리 개방되지 않으면, 데이터는 페이지가 개방될 때까지 메모리 어레이로부터 메모리 장치의 데이터 버스 단말들에 연결될 수 없다. 페이지의 개방은 메모리 제어기로부터 메모리 장치로 메모리 명령과 행 어드레스 및 열 어드레스의 연결을 필요로 한다. 판독 어드레스에 응답하여, 메모리 장치는 대응 행의 평행을 유지하고, 행에 대한 액세스 트랜지스터들을 턴온시키며, 각각의 메모리 셀들이 감지 증폭기에 연결하는 전압을 각각의 열에 대한 감지 증폭기가 감지하도록 해야 한다. 이들 모두는 상당한 기간이 걸릴 수 있다. 이러한 이유로 인하여, 폐쇄된 페이지로부터의 판독 동작들 및 판독/기록 턴어라운드들은 메모리 장치들이 고속 메모리 제어기들 및 메모리 버스들로 가능한 데이터 대역폭들을 달성하는 것을 방해할 수 있다.
따라서, 특히 교번하는 판독 및 기록 액세스들의 존재시에 보다 높은 데이터 대역폭이 달성되도록 하는 메모리 장치 및 메모리 시스템에 대한 필요성이 존재한다.
메모리 시스템은 하나 이상의 메모리 장치에 메모리 제어기를 연결하는 두개의 개별 데이터 버스의 사용을 통해 높은 대역폭 및 낮은 대기시간을 달성할 수 있다. 다운스트림 버스는 메모리 제어기로부터 각각의 메모리 장치에 기록 데이터를 연결하며, 업스트림 버스는 각각의 메모리 장치로부터 메모리 제어기에 판독 데이터를 연결한다. 결과로서, 판독 데이터는 기록 데이터가 메모리 제어기로부터 각각의 메모리 장치에 연결될 수 있는 동시에 각각의 메모리 장치로부터 메모리 제어기에 연결될 수 있다. 단일 다운스트림 메모리 버스는 메모리 명령들 및 메모리 어드레스들을 기록 데이터와 함께 각각의 메모리 장치에 연결하기 위하여 사용될 수 있다. 각각의 메모리 장치는 여러 기록 액세스를 위한 메모리 명령들과 어드레스들 및 기록 데이터가 판독 요청들이 처리되는 동안 누적되도록 하는 기록 버퍼를 포함할 수 있다. 다수의 기록 액세스들이 누적된 후에, 기록 액세스들은 임의의 방해 판독 액세스 없이 버스트 방식으로 처리될 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템의 블록도.
도 2는 도 1의 메모리 시스템에 사용되는 동적 랜덤 액세스 메모리 장치들의 블록도.
도 3은 도 1의 메모리 시스템을 사용하는 컴퓨터 시스템의 블록도.
본 발명의 일 실시예에 따른 메모리 시스템(10)이 도 1에 기술된다. 메모리 시스템(10)은 4개의 동적 랜덤 액세스 메모리("DRAM") 장치들(20, 22, 24, 26)에 연결된 메모리 제어기(14)를 포함한다. 메모리 제어기(14)는 8-비트 기록 데이터 버스(30) 및 8-비트 판독 데이터 버스(32)에 의하여 DRAM 장치들(20-26)의 각각에 연결된다. 메모리 제어기(14)는 기록 데이터 버스(30), 개별 명령/어드레스 버스(도시안됨) 또는 개별 명령 및 어드레스 버스들(도시안됨)중 하나를 통해 메모리 명령들 및 메모리 어드레스들 "다운스트림"을 DRAM 장치들(20-26)에 연결한다. 만일 메모리 명령들 및 메모리 어드레스들이 다운스트림 버스를 통해 연결되면, 명령들 및 어드레스들은 기록 명령들에 대하여 또한 기록 데이터를 포함할 수 있는 패킷의 형태일 수 있다.
동작시, 메모리 제어기(14)는 기록 데이터 버스(30)를 통해 DRAM 장치들(20 내지 26)에 기록 데이터 "다운스트림"을 연결하며, DRAM 장치들(20 내지 26)은 판독 데이터 버스(32)를 통해 메모리 제어기(14)에 판독 데이터 "업스트림"을 연결한다. 기록 데이터 버스(30)의 대역폭은 판독 데이터 버스(32)의 대역폭과 동일할 수 있다. 선택적으로, 기록 데이터 버스(30) 및 판독 데이터 버스(32)는 버스들(30, 32)을 통해 상이한 데이터율을 수용하기 위하여 상이한 대역폭들을 가질 수 있다. DRAM 장치들(20 내지 26)이 동기 DRAM("SDRAM") 장치들인 경우에, 메모리 제어기(14)는 또한 DRAM 장치들(20 내지 26)의 각각에 클록 신호를 연결한다. 개별 기록 및 판독 데이터 버스들(30, 32)을 각각 사용함으로써, 메모리 제어기(14)는 메모리 장치들(20 내지 26)이 메모리 제어기(14)에 판독 데이터를 연결하는 것과 동시에 DRAM 장치들(20 내지 26)에 기록 데이터를 연결시킬 수 있다.
DRAM 장치들(20 내지 26)은 도 2에 보다 상세히 기술되어 있다. DRAM 장치들(20 내지 26)의 각각은 8개의 메모리 뱅크들(40a-h)을 포함하며, 그 각각은 공통 기록 데이터 버스(42) 및 공통 판독 데이터 버스(44)에 연결된다. 기록 데이터 버 스(42)는 기록 버퍼(46)로부터 기록 데이터를 수신하고, 판독 데이터 버스(44)는 판독 래치(50)에 판독 데이터를 연결한다. 기록 데이터는 기록 데이터 버스(52)를 통해 기록 버퍼(46)에 연결되며, 라인(54)을 통해 연결된 클록 신호에 의하여 버퍼(46)에 래치된다. 메모리 명령들 및 어드레스들은 또한 기록 데이터 버스(52)를 통해 연결되며, 명령/어드레스 레지스터(58)에 저장된다.
판독 래치(50)는 또한 라인(62) 상의 판독 래치(50)로부터 연결되는 클록 신호와 동기하여 8-비트 판독 데이터 버스(60)를 통해 판독 데이터를 출력한다. 메모리 장치들(20 내지 26)은 다수의 다른 종래의 메모리 장치 구성요소들을 포함하지만, 이들 구성요소들은 명확화 및 간략화를 위하여 도 2로부터 생략되었다.
동작시에, 기록 명령들 및 판독 명령들뿐만 아니라 메모리 어드레스들과 같은 메모리 명령들은 기록 데이터 버스(52)를 통해 연결된다. 메모리 명령들 및 어드레스들은 명령/어드레스 레지스터(58)에 저장된다. 기록 데이터는 또한 기록 데이터 버스(52)를 통해 연결되고 기록 버퍼(46)에 저장된다. 명령/어드레스 레지스터(58)에 연결된 판독 명령에 응답하여, 메모리 장치들(20-26)은 판독 래치(50)에 연결되는 판독 데이터를 출력한다. 판독 래치(50)는 판독 데이터 버스(60) 및 메모리 제어기(14)(도 1)가 판독 데이터를 수신할 수 있을 때까지 판독 데이터를 저장한다. 그 후 판독 데이터는 판독 데이터 버스(60)를 통해 판독 데이터를 출력하고 판독 래치(50)에 연결된다. 판독 메모리 액세스들은 기록 데이터가 기록 버퍼(46)에 누적되는 동안 다수의 기록 명령들 및 연관된 어드레스들이 명령/어드레스 레지스터(58)에 저장되도록 기록 메모리 액세스에 비하여 바람직하게 우선순위 가 주어진다. 충분한 수의 기록 액세스가 누적될 때, 기록 액세스들은 임의의 판독 액세스의 개입없이 순차적으로 처리된다. 결과로서, 판독/기록 턴어라운드들에서 고유한 대기시간의 문제점이 방지된다. 비록 판독 데이터가 동일한 뱅크로부터 연결되는 것과 동시에 기록 데이터가 뱅크들(40a-h)중 하나에 연결되는 것이 가능하지 않을지라도, 판독 데이터가 뱅크들(40a-h)중 다른 하나로부터 연결되는 것과 동시에 기록 데이터가 뱅크들(40a-h)중 하나에 연결되는 것이 가능하다. 따라서, 개별 기록 및 판독 데이터 버스들(30, 32)을 각각 사용함으로써, 메모리 제어기(14)는 각각의 메모리 장치(20-26)가 메모리 제어기(14)에 판독 데이터를 연결하는 것과 동시에 DRAM 장치들(20-26)의 각각에 기록 데이터를 연결할 수 있다. 판독 명령이 기록 데이터 버스(52)를 통해 연결되고 명령/어드레스 레지스터(58)에 저장되도록 함으로서, 판독 명령들은 기록 또는 판독 동작동안 메모리 장치들(20-26)에 연결될 수 있다. 결과로서, 판독 동작들에 대한 대기시간은 최소화된다. 그렇지 않으면, 판독 명령이 전송될 수 있기 전에 기록 동작이 완료되기를 대기할 필요가 있다.
본 발명의 일 실시예에 있어서, 메모리 제어기(14)(도 1)는 단순히 판독 및 기록 메모리 명령들 및 어드레스들을 메모리 장치들(20-26)에 송출한다. 메모리 명령들은 메모리 장치들(20-26)이 이들 명령들을 처리할 수 있을때까지 명령/어드레스 레지스터(58)에 저장된다. 그 후, 명령들은 메모리 장치들(20-26)의 각각에 의하여 처리되며, 이러한 처리는 판독 데이터 버스(60)를 통해 제어기에 판독 응답 또는 기록 응답을 연결하는 단계를 포함한다. 판독 응답들 및 기록 응답들은 대응 하는 메모리 요청의 처리가 완료되었다는 것을 메모리 제어기(14)에 지시한다. 응답들은 메모리 제어기(14)가 메모리 요청들의 추적을 유지하는 것이 필요하지 않고 메모리 요청들이 비순차적으로 처리되도록 응답에 대응하는 메모리 요청을 고유하게 식별한다. 판독 응답의 경우에, 판독 응답은 대응하는 판독 요청으로부터 발생하는 판독 데이터를 포함할 수 있다.
도 1의 메모리 시스템(10)을 사용하는 컴퓨터 시스템(100)은 도 3에 도시되어 있다. 컴퓨터 시스템(100)은 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행하는 프로세서(102)를 포함한다. 프로세서(102)는 보통 어드레스 버스, 제어 버스 및 데이터 버스를 포함하는 프로세서 버스(104)를 포함한다. 프로세서 버스들은 시스템 제어기(110)를 통해 주변 구성요소 상호연결("PCI") 버스와 같은 확장 버스(108)에 연결된다. 컴퓨터 시스템(100)은 오퍼레이터가 컴퓨터 시스템(100)과 인터페이스하도록 확장 버스(108), 시스템 제어기(110) 및 프로세서 버스(104)를 통해 프로세서(102)에 연결된 키보드 또는 마우스와 같은 하나 이상의 입력 장치들(114)을 포함한다. 전형적으로, 컴퓨터 시스템(100)은 또한 확장 버스(108)에 연결된 하나 이상의 출력 장치들(116)을 포함하며, 이러한 출력 장치들은 전형적으로 프린터 또는 비디오 단말이다. 하나 이상의 대용량 데이터 저장 장치들(118)은 또한 외부 저장 매체(도시 안됨)로부터 데이터를 검색하거나 데이터를 저장하기 위하여 확장 버스(108)에 연결된다. 전형적인 대용량 데이터 저장장치들(118)의 예들은 하드 및 플로피 디스크들, 테이프 카세트들, 및 컴팩트 디스크 판독전용 메모리들(CD-ROM)을 포함한다. 프로세서(102)는 또한 전형적으로 정적 랜덤 액세스 메모리("SRAM")인 캐시 메모리(126)에 연결된다. 앞서 언급된 바와 같이, 컴퓨터 시스템(100)은 도 1의 메모리 시스템(10)을 포함한다. 특히, 시스템 제어기(110)는 도 1을 참조하여 앞서 기술된 바와 같이 몇몇 DRAM 장치들(20 내지 26)에 연결되는 메모리 제어기(14)를 포함한다. 메모리 제어기(14)는 기록 데이터 버스(30) 및 판독 데이터 버스(32)뿐만 아니라 명령 버스(130) 및 어드레스 버스(134)를 통해 DRAM 장치들(20-26)의 각각에 연결된다.
비록 본 발명이 기술된 실시예들을 참조하여 기술되었을지라도, 당업자는 본 발명의 사상 및 범위를 벗어나지 않고 여러 변형 및 수정이 이루어질 수 있다는 것을 인식할 것이다. 이러한 수정들은 당업자의 기술 내에서 용이하다. 따라서, 본 발명은 청구범위를 제외하고 제한되지 않는다.

Claims (35)

  1. 메모리 시스템에 있어서,
    다수의 출력 단자들 및 다수의 데이터 입력 단자들을 가진 메모리 제어기;
    다수의 데이터 출력 단자들 및 다수의 입력 단자들을 가진 적어도 하나의 메모리 장치;
    상기 메모리 장치의 입력 단자들에 상기 메모리 제어기의 출력 단자들을 연결하며, 상기 메모리 제어기의 데이터 입력 단자들 및 상기 메모리 장치의 데이터 출력 단자들로부터 분리되는 다운스트림 버스; 및
    상기 메모리 제어기의 데이터 입력 단자들에 상기 메모리 장치의 데이터 출력 단자들을 연결하며, 상기 메모리 제어기의 출력 단자들 및 상기 메모리 장치의 입력 단자들로부터 분리되는 업스트림 버스를 포함하는, 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 메모리 장치는 상기 메모리 장치의 입력 단자들에 연결된 기록 버퍼를 더 포함하며, 상기 기록 버퍼는 적어도 하나의 기록 요청으로부터 기록 데이터를 저장하고, 상기 메모리 장치가 판독 요청을 처리하지 않을 때 상기 메모리 장치에 저장하기 위하여 상기 기록 버퍼로부터의 상기 기록 데이터를 연결하도록 동작가능한, 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 메모리 제어기는 상기 메모리 장치가 판독 요청을 처리하지 않을 때 미리 결정된 메모리 명령을 출력하도록 동작가능하며, 상기 미리 결정된 메모리 명령은 상기 다운스트림 버스를 통해 상기 메모리 장치의 입력 단자들에 연결되며, 상기 메모리 장치는 상기 미리 결정된 메모리 명령에 응답하여 상기 메모리 장치에 저장하기 위하여 상기 기록 버퍼로부터 상기 기록 데이터를 연결하도록 동작가능한, 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 미리 결정된 명령은 열 어드레스 스트로브 명령을 포함하는, 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 메모리 제어기는 상기 메모리 제어기의 출력 단자들에 메모리 명령들과 행 및 열 어드레스들을 연결하도록 동작가능하며, 상기 메모리 명령들과 상기 행 및 열 어드레스들은 상기 다운스트림 버스를 통해 상기 메모리 장치에 연결되는, 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 메모리 장치는 상기 메모리 장치의 입력 단자들에 연결된 명령/어드레 스 레지스터를 더 포함하며, 상기 명령/어드레스 레지스터는 상기 다운스트림 버스를 통해 상기 메모리 장치에 연결된 상기 메모리 명령들과 상기 행 및 열 어드레스들을 저장하도록 동작가능한, 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하는, 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 메모리 제어기는 클록 신호를 출력하도록 동작가능하며, 상기 메모리 장치는 동기 동적 랜덤 액세스 메모리 장치 및 클록 입력 단자를 포함하며, 상기 메모리 시스템은 상기 메모리 제어기로부터의 상기 클록 신호를 상기 메모리 장치의 클록 입력에 연결하는 클록 신호 라인을 포함하는, 메모리 시스템.
  9. 메모리 장치에 있어서,
    기록 명령에 응답하여 기록 데이터를 저장하고 판독 명령에 응답하여 판독 데이터를 출력하도록 동작가능한 메모리 셀들의 적어도 하나의 뱅크;
    상기 메모리 셀들의 적어도 하나의 뱅크에 연결된 다수의 데이터 입력 단자들로서, 상기 기록 데이터는 상기 데이터 입력 단자들로부터 상기 메모리 셀들의 적어도 하나의 뱅크에 연결된, 상기 다수의 데이터 입력 단자들; 및
    상기 메모리 셀들의 적어도 하나의 뱅크에 연결된 다수의 데이터 출력 단자들로서, 상기 판독 데이터는 상기 메모리 셀들의 적어도 하나의 뱅크로부터 상기 데이터 출력 단자들에 연결되며, 상기 데이터 출력 단자들은 상기 데이터 입력 단자들로부터 분리되는, 상기 다수의 데이터 출력 단자들을 포함하는, 메모리 장치.
  10. 제 9 항에 있어서,
    상기 데이터 입력 단자들에 연결된 기록 버퍼를 더 포함하며, 상기 기록 버퍼는 적어도 하나의 기록 요청으로부터 상기 기록 데이터를 저장하고, 상기 판독 데이터가 상기 메모리 셀들의 적어도 하나의 뱅크로부터 연결되지 않을때 상기 기록 버퍼로부터 상기 메모리 셀들의 적어도 하나의 뱅크로 상기 기록 데이터를 연결하도록 동작가능한, 메모리 장치.
  11. 제 10 항에 있어서,
    상기 메모리 장치는 미리 결정된 메모리 명령의 수신에 응답하여 상기 기록 버퍼로부터 상기 메모리 셀들의 적어도 하나의 뱅크에 기록 데이터를 연결하도록 동작가능한, 메모리 장치.
  12. 제 11 항에 있어서,
    상기 미리 결정된 명령은 열 어드레스 스트로브 명령을 포함하는, 메모리 장치.
  13. 제 9 항에 있어서,
    상기 메모리 장치는 입력 단자들의 제 1세트에 연결된 명령/어드레스 레지스터를 포함하며, 상기 명령/어드레스 레지스터는 상기 메모리 장치의 입력 단자들의 제 1세트에 연결된 메모리 명령들과 행 및 열 어드레스들을 저장하도록 동작가능한, 메모리 장치.
  14. 제 13 항에 있어서,
    상기 입력 단자들의 제 1세트는 상기 데이터 입력 단자들을 포함하는, 메모리 장치.
  15. 제 9 항에 있어서,
    상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하는, 메모리 장치.
  16. 제 15 항에 있어서,
    상기 메모리 장치는 동기 동적 랜덤 액세스 메모리 장치 및 클록 입력 단자를 포함하는, 메모리 장치.
  17. 컴퓨터 시스템에 있어서,
    프로세서 버스를 가진 프로세서;
    데이터가 상기 컴퓨터 시스템에 입력되도록 상기 프로세서 버스를 통해 상기 프로세서에 연결된 입력 장치;
    데이터가 상기 컴퓨터 시스템으로부터 출력되도록 상기 프로세서 버스를 통해 상기 프로세서에 연결된 출력 장치;
    데이터가 대용량 저장 장치로부터 판독되도록 상기 프로세서 버스를 통해 상기 프로세서에 연결된 대용량 데이터 저장 장치;
    상기 프로세서 버스를 통해 상기 프로세서에 연결되고, 다수의 메모리 장치 출력 단자들 및 다수의 메모리 장치 데이터 입력 단자들을 가진 메모리 제어기;
    다수의 데이터 출력 단자들 및 다수의 입력 단자들을 가진 적어도 하나의 메모리 장치;
    상기 메모리 장치의 입력 단자들에 상기 메모리 제어기의 상기 메모리 장치 출력 단자들을 연결하며, 상기 메모리 제어기의 상기 메모리 장치 데이터 입력 단자들 및 상기 메모리 장치의 데이터 출력 단자들로부터 분리되는 다운스트림 버스; 및
    상기 메모리 제어기의 상기 메모리 장치 데이터 입력 단자들에 상기 메모리 장치의 데이터 출력 단자들을 연결하며, 상기 메모리 제어기의 상기 메모리 장치 출력 단자들 및 상기 메모리 장치의 입력 단자들로부터 분리되는 업스트림 버스를 포함하는, 컴퓨터 시스템.
  18. 제 17 항에 있어서,
    상기 메모리 장치는 상기 메모리 장치의 입력 단자들에 연결된 기록 버퍼를 포함하며, 상기 기록 버퍼는 적어도 하나의 기록 요청으로부터의 기록 데이터를 저장하고, 상기 메모리 장치가 판독 요청을 처리하지 않을때 메모리 장치에 저장하기 위하여 상기 기록 버퍼로부터의 상기 기록 데이터를 연결하도록 동작가능한, 컴퓨터 시스템.
  19. 제 18 항에 있어서,
    상기 메모리 제어기는 상기 메모리 장치가 판독 요청을 처리하지 않을때 미리 결정된 메모리 명령을 출력하도록 동작가능하며, 상기 미리 결정된 메모리 명령은 상기 다운스트림 버스를 통해 상기 메모리 장치의 입력 단자들에 연결되며, 상기 메모리 장치는 상기 미리 결정된 메모리 명령에 응답하여 상기 메모리 장치에 저장하기 위하여 상기 기록 버퍼로부터의 기록 데이터를 연결하도록 동작 가능한, 컴퓨터 시스템.
  20. 제 19 항에 있어서,
    상기 미리 결정된 명령은 열 어드레스 스트로브 명령을 포함하는, 컴퓨터 시스템.
  21. 제 17 항에 있어서,
    상기 메모리 제어기는 상기 메모리 제어기의 출력 단자들에 메모리 명령들과 행 및 열 어드레스들을 연결하도록 동작가능하며, 상기 메모리 명령들과 상기 행 및 열 어드레스들은 상기 다운스트림 버스를 통해 상기 메모리 장치에 연결되는, 컴퓨터 시스템.
  22. 제 21 항에 있어서,
    상기 메모리 장치는 상기 메모리 장치의 입력 단자들에 연결된 명령/어드레스 레지스터를 포함하며, 상기 명령/어드레스 레지스터는 상기 다운스트림 버스를 통해 상기 메모리 장치에 연결된 상기 메모리 명령들과 상기 행 및 열 어드레스들을 저장하도록 동작 가능한, 컴퓨터 시스템.
  23. 제 17 항에 있어서,
    상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하는, 컴퓨터 시스템.
  24. 제 23 항에 있어서,
    상기 메모리 제어기는 클록 신호를 출력하도록 동작가능하며, 상기 메모리 장치는 동기 동적 랜덤 액세스 메모리 장치 및 클록 입력 단자를 포함하며, 상기 메모리 시스템은 상기 메모리 제어기로부터의 상기 클록 신호를 상기 메모리 장치의 클록 입력에 연결하는 클록 신호 라인을 포함하는, 컴퓨터 시스템.
  25. 메모리 제어기 및 메모리 장치 사이에 데이터를 연결하는 방법에 있어서,
    제 1 단방향 데이터 버스를 통해 상기 메모리 제어기로부터 상기 메모리 장치로 기록 데이터를 연결하는 단계; 및
    제 2 단방향 데이터 버스를 통해 상기 메모리 장치로부터 상기 메모리 제어기로 판독 데이터를 연결하는 단계를 포함하는, 데이터 연결 방법.
  26. 제 25 항에 있어서,
    상기 메모리 셀들의 어레이에 상기 기록 데이터를 연결시키지 않고 다수의 기록 요청들에 대하여 상기 메모리 장치에서 상기 기록 데이터를 유지하는 단계;
    상기 메모리 장치가 상기 메모리 셀들의 어레이로부터 판독 데이터를 연결하지 않을때까지 대기하는 단계; 및
    상기 메모리 장치가 상기 메모리 셀들의 어레이로부터 판독 데이터를 연결하지 않을때, 상기 메모리 셀들의 어레이에 상기 유지된 기록 데이터를 연결하는 단계를 더 포함하는, 데이터 연결 방법.
  27. 제 26 항에 있어서,
    상기 메모리 셀들의 어레이에 상기 유지된 기록 데이터를 연결하는 상기 단계는 상기 메모리 장치에 의하여 수신된 미리 결정된 메모리 명령에 응답하여 상기 메모리 셀들의 어레이에 상기 유지된 기록 데이터를 연결시키는 단계를 포함하는, 데이터 연결 방법.
  28. 제 27 항에 있어서,
    상기 미리 결정된 메모리 명령은 열 어드레스 스트로브 명령을 포함하는, 데이터 연결 방법.
  29. 제 25 항에 있어서,
    상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하는, 데이터 연결 방법.
  30. 제 25 항에 있어서,
    상기 메모리 제어기로부터 상기 제 1 단방향 데이터 버스를 통해 상기 메모리 장치에 메모리 명령들을 연결시키는 단계를 더 포함하는, 데이터 연결 방법.
  31. 제 30 항에 있어서,
    상기 메모리 명령들을 처리하지 않고 다수의 메모리 요청들에 대하여 상기 메모리 장치에서 상기 메모리 명령들을 유지하는 단계;
    상기 메모리 장치가 상기 메모리 셀들의 어레이로부터 판독 데이터를 연결하지 않을 때까지 대기하는 단계; 및
    상기 메모리 장치가 상기 메모리 셀들의 어레이로부터 판독 데이터를 연결하 지 않을 때, 상기 유지된 메모리 명령들을 처리하는 단계를 더 포함하는, 데이터 연결 방법.
  32. 제 30 항에 있어서,
    상기 메모리 장치로부터 상기 제 2 단방향 데이터 버스를 통해 상기 메모리 제어기에 상기 메모리 명령들에 대한 응답들을 연결하는 단계를 더 포함하는, 데이터 연결 방법.
  33. 제 32 항에 이어서,
    상기 메모리 명령에 대한 응답들은 판독 명령들에 대한 판독 응답들 및 기록 명령들에 대한 기록 응답들을 포함하며, 상기 판독 응답들은 상기 판독 데이터를 포함하는, 데이터 연결 방법.
  34. 제 25 항에 있어서,
    상기 메모리 제어기로부터 상기 제 1 단방향 데이터 버스를 통해 상기 메모리 장치에 메모리 어드레스들을 연결하는 단계를 더 포함하는, 데이터 연결 방법.
  35. 제 25 항에 있어서,
    상기 메모리 장치는 다수의 메모리 뱅크들을 포함하며,
    상기 데이터 연결 방법은 상기 판독 데이터가 상기 메모리 뱅크들의 한 뱅크 로부터 상기 제 2 단방향 데이터 버스로 연결되는 시간에 상기 제 1 단방향 데이터 버스로부터 상기 메모리 뱅크들의 다른 뱅크로 기록 데이터를 연결하는 단계를 더 포함하는, 데이터 연결 방법.
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