KR20070046718A

KR20070046718A - 직류 밸런스 제어를 갖는 클럭 에지 변조 직렬 링크를이용하는 신호 송신기, 신호 수신기 및 배터리 급전형컴퓨팅 디바이스

Info

Publication number: KR20070046718A
Application number: KR1020060101739A
Authority: KR
Inventors: 규동 김; 원준 최; 덕균 정; 재하 김; 봉준 이; 민규 김
Original assignee: 실리콘 이미지, 인크.(델라웨어주 법인)
Priority date: 2005-10-31
Filing date: 2006-10-19
Publication date: 2007-05-03
Also published as: KR101475065B1; TW200740156A; KR20130105571A; CN103414546A; EP2501090B8; US7627044B2; US20070098112A1; CN101005292B; KR101408457B1; EP2501090A2; EP1780930A2; EP1780930A3; TWI335744B; JP5068983B2; EP1780930B1; EP2501090B1; JP2007129735A; EP2501090A3; CN101005292A; EP2787705A1

Abstract

배터리 급전형 컴퓨팅 디바이스는 단일의 직류 밸런스 차동 채널로서 구성된 채널을 갖는다. 신호 송신기는 채널에 접속된다. 신호 송신기는 채널에 클럭 에지 변조 신호를 공급하도록 구성되며, 여기에서 클럭 에지 변조 신호는 직류 밸런스 제어 신호를 포함한다. 신호 수신기는 채널에 접속된다. 신호 수신기는 직류 밸런스 제어 신호를 복구하도록 구성된다.

직류 밸런스 차동 채널, 클럭 에지 변조 신호

Description

직류 밸런스 제어를 갖는 클럭 에지 변조 직렬 링크를 이용하는 신호 송신기, 신호 수신기 및 배터리 급전형 컴퓨팅 디바이스{CLOCK-EDGE MODULATED SERIAL LINK WITH DC-BALANCE CONTROL}

도 1은 본 발명의 일 실시예에 따라 구성될 수 있는 모바일 디바이스 및 모바일 디스플레이를 도시한 도면.

도 2a는 본 발명의 일 실시예에 따른 DC 밸런스 클럭 에지 변조를 도시한 도면.

도 2b는 본 발명의 일 실시예에 따라 이용되는 특수 캐릭터 매립 클럭 에지 변조를 도시한 도면.

도 3은 본 발명의 일 실시예에 따라 구성된 클럭 에지 변조 송신기를 도시한 도면.

도 4는 도 3의 클럭 에지 변조 송신기에서 사용될 수 있는 다중화기를 도시한 도면.

도 5는 본 발명의 일 실시예에 따라 이용되는 전압 모드 드라이버를 도시한 도면.

도 6은 본 발명의 일 실시예에 따라 구성된 클럭 에지 변조 수신기를 도시한 도면.

도 7은 본 발명의 일 실시예에 따라 사용될 수 있는 클럭 에지 변조 디코더를 도시한 도면.

도 8a는 본 발명의 일 실시예에 따라 구성된 위상 검출기 회로를 도시한 도면.

도 8b는 본 발명의 일 실시예에 따른 커스-업 신호의 사용을 도시한 도면.

도 8c는 본 발명의 일 실시예에 따라 처리되는 다양한 신호들을 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

300 : 송신기

302 : 인코더

304 : 직렬화기 회로

306 : 다중화기

308 : 채널 드라이버

309 : 채널 노드

본 발명은 일반적으로, 트랜지션이 최소화된 차동 시그널링 시스템 등에서의 직렬 신호의 송신에 관한 것이다. 더 상세하게는, 본 발명은 직류 밸런스 제어 신호(DC balancing control signal)를 통합하는 클럭-에지 변조 직렬 링크(clock- edge modulated serial link)에 관한 것이다.

셀룰러폰, PDA 및 휴대형 게임 콘솔과 같은 모바일 디바이스들은 점점 더 인기를 얻어가고 있다. 도 1은 그러한 모바일 디바이스의 일례를 나타낸 것이다. 더 상세하게는, 도 1은 인터페이스(104)를 통하여 모바일 디스플레이(102)에 접속된 모바일 디바이스(100)를 도시하고 있다. 모바일 디바이스(100)는 중앙 처리 유닛(106) 및 그래픽 제어기(108)를 포함한다. 모바일 디스플레이(102)는 디스플레이 제어기(110), 및 액정 디스플레이와 같은 디스플레이(112)를 포함한다. 배터리(114)는 모바일 디바이스(100) 및 모바일 디스플레이(102)에 전력을 공급한다. 이러한 유형의 모바일 응용에서는, 저전력 설계가 아주 중요하다.

통상적인 모바일 디바이스 인터페이스(104)는 싱글-엔드 풀-스윙 시그널링(single-ended full-swing signaling)을 갖는 병렬 채널들을 이용한다. 채널들은, 예를 들어 18비트 비디오 화소 데이터선, 및 도트-클럭(dot-clock), 데이터 인에이블(DE), 수평 동기(HSYNC), 수직 동기(VSYNC) 및 기타 디스플레이 특유 구성 셋팅과 같은 제어 신호선을 갖는 22선과 같은 다수의 선으로 이루어진다. 이러한 신호선들은 전력과 공간을 소비한다. 또한, 이들은 과잉의 전자기 방사도 발생시킨다. 선의 수를 감소시키기 위하여, 낮은 전압 스윙 차동 시그널링을 갖는 직렬 링크가 사용될 수 있다. 본 기술 분야에 알려져 있는 바와 같이, 이러한 유형의 시그널링은 공통 모드 신호(common-mode signal)는 제파(reject)하면서, 차동 신호를 증폭한다.

저전력 차동 시그널링(LVDS) 및 디지탈 비주얼 인터페이스(DVI)와 같은 인기있는 디스플레이 인터페이스들은, 18비트 또는 24비트 화소 컬러 데이터에 대하여 3채널의 직렬화된 차동 신호를 이용한다. 또한, 클럭 전송을 위하여 별도의 채널이 이용된다. 그러한 응용에서, 전압 스윙은 약 400㎷로 감소된다.

모바일 디스플레이와 같은 일부 응용에서는, 비교적 낮은 비디오 해상도가 허용될 수 있다. 그러한 경우에서는, 단일의 데이터 채널을 이용하는 것이 가능하다. 그러나, 이러한 상황에서, 종래 기술은 별도의 클럭 채널에 의존해왔다. 클럭 송신만을 위한 전용 채널은 하드웨어 비용과 전력 소비를 증가시키므로, 전용 클럭 채널을 없애고 클럭, 데이터 및 제어 신호를 전송하기 위해 하나의 채널만을 이용하는 것이 바람직할 것이다. 그러나, 802.3z 기가비트 이더넷과 같은 통상적인 네트워크 프로토콜이 이용되는 경우에는 많은 문제가 발생한다. 예를 들어, 수신기에서는 로컬 기준 클럭(local reference clock)이 반드시 사용되어야 한다. 이것은 하드웨어 비용을 증가시키고, 송신 대역폭의 유연성을 감소시킨다.

이러한 점을 고려할 때, DC 밸런스 제어 신호와 같은 제어 신호, 데이터 및 클럭을 지원하는 직렬 채널을 갖는 저전력 모바일 디바이스를 제공하는 것이 바람직할 것이다.

본 발명은 단일의 직류 밸런스 차동 채널(single DC balanced differential channel)로서 구성된 채널을 갖는 배터리 급전형 컴퓨팅 디바이스(battery powered computing device)를 포함한다. 신호 송신기는 채널에 접속된다. 신호 송신기는 클럭 에지 변조 신호를 채널에 공급하도록 구성되며, 여기에서 클럭 에지 변조 신호는 직류 밸런스 제어 신호를 포함한다. 신호 수신기는 채널에 접속된다. 신호 수신기는 직류 밸런스 제어 신호를 복구하도록 구성된다.

본 발명은 신호 송신기를 포함한다. 신호 송신기는 단일의 직류 밸런스 차동 채널과 인터페이스하기 위한 채널 노드를 갖는다. 회로는 채널 노드에 접속되며, 클럭, 데이터 및 제어 신호를 다중화하여 채널 노드에 공급하도록 구성된다. 클럭 신호는 직류 밸런스 제어 신호를 통합하기 위하여 펄스폭 변조된다.

또한, 본 발명은 신호 수신기를 포함한다. 채널 노드는 단일의 직류 밸런스 차동 채널로서 구성된 채널과 인터페이싱한다. 회로는 채널 노드에 접속된다. 회로는 채널 노드로부터의 클럭, 데이터 및 제어 신호를 역다중화하도록 구성된다. 회로는 펄스폭 변조 클럭 신호 내의 직류 밸런스 제어 신호를 식별한다.

본 발명은 다수의 병렬 채널들이 하나의 직렬 채널로 감소될 수 있게 해 주며, 이는 전력 소비를 감소시킨다. 전력 낭비를 더 감소시키기 위하여, 본 발명은 전압 모드 드라이버로 구현될 수 있다. 또한, 소스 송신 채널 종단을 제거하고, 수신기측 소스 송신 채널 종단에만 의존하는 것에 의해서도, 추가의 전력 감소가 달성될 수 있다. 본 발명은 높은 지터 환경에서도 강건하게 동작하는 지연 잠금 루프(DLL) 데이터 복구 회로를 포함한다.

본 발명은 첨부 도면들과 함께 이하의 상세한 설명을 읽음으로써 완전하게 이해될 것이다.

도면들 전체에서 동일한 참조 번호는 동일한 부분을 참조한다.

본 발명은 클럭 에지 변조(clock edge modulation, CEM)를 이용하는 단일 채널 직렬 링크를 포함한다. 펄스폭 변조(pulse-width modulation, PWM)로도 알려져 있는 이러한 스킴은 선택된 에지(즉, 상승 에지 또는 하강 에지)의 위치를 변경시킴으로써 데이터 정보를 주기적 클럭 상으로 인코딩한다. 따라서, 클럭의 펄스폭이 변경 또는 변조된다. 본 발명은 클럭 신호, 데이터 및 제어 신호를 단일 채널 상으로 전송하기 위한 기술을 제공한다.

예를 들어, 본 발명은 클럭 신호의 하강 에지를 변경시킴으로써 구현될 수 있다. 도 2a에 도시되어 있는 바와 같이, 데이터는 클럭 하강 에지 위치의 변경으로서 인코딩되는 한편, 상승 에지의 위치는 고정된다. 상승 에지의 주기적인 발생은 클럭 신호의 용이한 추출을 가능하게 하고, 이로부터 수신기는 추가의 클럭 복구 메커니즘없이도 입력 신호를 (예를 들어 18로) 분할함으로써 간단하게 "도트-클럭"을 생성할 수 있다. 하강 에지 위치 또는 클럭 펄스폭의 변조는 클럭 내에 데이터 및 제어 신호를 매립할 수 있게 해 주고, 따라서 핀 카운트를 줄일 수 있게 해 준다.

미국 특허 제6,463,092호(이하, '092 특허)는 이러한 유형의 펄스폭 변조 기술을 이용한다. 본 발명의 양수인에게 양도된 '092 특허는 여기에 참조로서 포함된다. 본 발명은 DC 밸런스를 달성하기 위하여, '092 특허에 개시된 스킴에 기초를 둔다. 일 실시예에서, DC 밸런스는 DC 밸런스 제어 신호를 직렬 링크에 삽입함으로써 달성된다. DC 밸런스 제어 신호는 DC 밸런스를 유지하고 DC 밸런스를 증가시키고 DC 밸런스를 감소시키기 위한 신호들을 포함할 수 있다. DC 밸런스 제어 신호를 생성 및 처리하기 위하여, 표준 기술들이 이용된다. 본 발명의 한 양태는 DC 밸런스 제어 신호를 클럭 및 데이터 신호와 함께 단일의 직렬 링크에 통합시키는 것에 관한 것이다.

본 발명의 일 실시예에서, 비트 "0"은 50% 듀티 사이클 클럭으로 코딩되어, 밸런스를 유지하기 위해 어떠한 변경도 필요하지 않음을 나타낸다. 반면에, 비트 "1"은 25% 또는 75% 듀티 사이클 클럭으로 코딩되며, 이들은 도 2a에서 각각 "1-" 및 "1+"로 표시되어 있다. 25% 또는 75% 듀티 사이클 중 어느 것을 사용할지는 이제까지 송신된 비트의 DC 값에 의해 결정된다. DC 값이 공칭값보다 낮은 경우, 비트 "1"은 75%로 코딩되고, 그렇지 않은 경우에는 그 반대로 된다. 이러한 인코딩을 이용하면, 단위 펄스 길이(즉, 25% 펄스폭) 내에서 카운트되는 최대 디스패리티(disparity)는 겨우 2이고, 양호한 DC 밸런스가 달성된다.

또한, 직렬 링크는 HSYNC 및 VSYNC와 같은 제어 신호들을 송신하기 위해 사용될 수 있다. 일 실시예에서, 이러한 제어 신호들은 DE가 어써트되지 않은 경우에 송신된다. 이러한 사실을 이용하여, DE가 0인 상태는 도 2b에 도시되어 있는 바와 같이 2개의 연속적인 "1+" 및 "1-"로 코딩되고, 이것은 정상 화소 데이터가 송신되고 있을 때에는 불가능한 시퀀스이다 (즉, DE는 1이다). 이러한 특수한 시퀀스는 다음의 16 펄스폭 변조된 심볼이 제어 캐릭터를 표현함을 나타낸다. 이러한 방식으로, 제어 신호는 어떠한 추가의 채널도 필요로 하지 않고서 송신될 수 있다. 즉, 본 발명은 DC 밸런스 및 다른 제어 정보를 단일 채널 상으로 송신하기 위하여, (데이터가 송신되고 있지 않을 때) DE 0 상태를 이용한다.

도 3은 본 발명의 일 실시예에 따라 구성된 송신기(300)를 도시한 것이다. 송신기(300)는 데이터 및 제어 신호를 수신하는 인코더(302)를 포함한다. 예를 들어, 데이터는 6비트의 적색 화소 데이터, 6비트의 녹색 화소 데이터 및 6비트의 청색 화소 데이터일 수 있다. 제어 신호는 HSYNC, VSYNC 및 DE 신호를 포함할 수 있다. 인코더(302)의 출력은, 직렬 링크를 위해 데이터 및 제어 정보를 직렬화하는 직렬화기 회로(304)에 공급된다. 인코더(302) 및 직렬화기 회로(304)는 DC 밸런스 제어 신호를 생성하기 위해 사용될 수 있다.

그 다음, 직렬화된 데이터는, 지연 잠금 루프(310)로부터 제어 입력을 수신하는 다중화기에 공급된다. 다중화기(306)의 출력은 차동 클럭 에지 변조 신호를 생성하는 채널 드라이버(308)에 공급되며, 이 경우에서 채널 드라이버는 전압 모드 드라이버이다. 더 상세하게는, 채널 드라이버(308)는 양의 CEM 신호(CEM+) 및 음의 CEM 신호(CEM-)를 채널 노드(309)에 공급한다.

일 실시예에서, 지연 잠금 루프(310)의 위상 검출기(312)는 기준 클럭에 18을 승산하고, 전압 제어 발진기(313)를 이용하여 동작하여, 4개의 클럭 위상 0(φ0), 90(φ1), 180(φ2), 270(φ3)를 발생시킨다. 분할기(314)는 승산된 클럭 신호를 분할하고, 위상 검출기(312)에 피드백 입력을 제공한다. 송신기는 마치 이러한 클럭 위상들을 이용하여 심볼 당 4 NRZ(Non-Return to Zero) 비트를 송신하고 있는 것처럼 동작한다. 위상 신호들은 다중화기(306)에 의해 처리된다.

도 4는 본 발명의 일 실시예에 따라 구성된 펄스폭 변조 4-대-1 다중화기를 도시한 것이다. 최초의 비트(400)와 마지막 비트(402)는 각각 1과 0으로 고정된 다. 3개의 상이한 하강 에지 위치를 표현하기 위하여, 중간의 2 비트(도 4에서 b와 c)만이 변경될 필요가 있다. 인코더(302) 및 직렬화기(304)는 병렬 화소 데이터 및 제어 신호로부터 이러한 2 비트를 생성하기 위하여 사용될 수 있다.

모바일 디바이스에서는 전력 소비가 중대한 관심사이므로, 본 발명의 일 실시예는 CEM 송신기 내에서의 오프칩 시그널링을 위하여 전압 모드 드라이버(308)를 사용한다. 도 5는 본 발명의 일 실시예에 따라 사용될 수 있는 공지된 전압 모드 드라이버를 도시한 것이다. 다른 종래의 드라이버들과 달리, 전압 모드 드라이버는 전류원 스택(current source stack)을 갖지 않으며, 따라서 저전압 동작이 가능하다. 전력 소비를 감소시키기 위하여, 전압 모드 드라이버는 1.2V 전원에서 동작하도록 설계되며, 전압 스윙 또한 80㎷로 감소된다. 모바일 디스플레이의 링크 스팬(link span)이 짧고(수 인치 미만), 또한 CEM 신호는 심볼간 간섭에 비교적 내성이 강하므로, 80㎷ 스윙은 수신기의 적절한 동작을 보장하는 데에 충분하다. 감소된 스윙을 갖는 전압 모드 드라이버를 이용하여, CEM 송신기는 270Mbps에서 동작할 때 1㎽ 미만을 소비하도록 구현되어 있다.

제안된 CEM 링크에 있어서, 데이터는 클럭 신호 상으로 전달되어 수신기 아키텍쳐를 훨씬 더 단순하게 한다. 즉, 수신기는 많은 직렬 링크 수신기들에서처럼 NRZ 위상 검출기나 로컬 주파수 기준을 필요로 하지 않는다. 일 실시예에서, 본 발명은 도 6에 도시된 바와 같이 데이터 복구를 위하여 지연 잠금 루프(DLL)를 이용한다.

수신기(600)는 채널 노드(603)에서 차동 입력 신호 CEM+ 및 CEM-를 수신하는 프론트-엔드 제한 증폭기(front-end limiting amplifier)(602)를 갖는다. 증폭기(602)는 DLL 입력에 대해 적합한 신호 레벨을 이용한다. 전압 제어 지연선(VCDL)(604)은 CEM 데이터를 샘플링하고 디코딩하기 위하여 8-위상 지연된 클럭을 생성한다. 도 2a는 샘플링 클럭과 입력 CEM 데이터 간의 타이밍 관계를 보여주고 있다. 일 실시예에서, 샘플러(606)는 2개의 상이한 위상(도 2a에 도시된 바와 같이, φ3 및 φ5)에서 CEM 데이터를 검사하여, 클럭 하강 에지의 위치를 식별한다.

도 7은 2개의 플립플롭(700 및 702)으로 구현된 샘플러 및 펄스폭 변조 디코더(606)를 나타낸 것이다. 각각의 플립플롭이 φ0 신호를 수신하는 한편, 플립플롭(700)은 φ3 신호를 수신하고, 플립플롭(702)은 φ5 신호를 수신한다. 샘플링된 결과를 이용하여, CEM 디코더는 데이터 및 디스패리티 정보를 추출한다. 디스패리티 정보로부터, 수신기는 DE, HSYNC 및 VSTNC를 나타내는 특수한 시퀀스 및 화소 경계를 검출할 수 있다.

도 6에 도시되어 있는 바와 같이, 입력 CEM 데이터는 자기 자신의 지연된 버전으로 샘플링된다. 따라서, DLL은 입력 클럭이 많은 양의 지터를 갖는 경우에서조차도 데이터를 복구할 수 있다. DLL의 충분한 잠금 범위를 보장하기 위하여, 폴스-잠금 검출(false-lock detection)을 갖는 위상 검출기(608)가 사용될 수 있다. 도 8a는 본 발명의 일 실시예에 따라 구성된 위상 검출기(608)를 도시한 것이다. VDL의 초기 지연이 2x T_CLK보다 큰 경우, 즉 φ1 클럭의 상승 에지가 도 8b의 음영 영역에 위치되는 경우에는, 하모닉 잠금(harmonic lock)을 방지하기 위하여 coarse_up 신호가 어써트된다. 반면에, VCDL 지연이 그 최소값으로 고정될 만큼 초기 지연이 작은 경우에는, 폴스 업 신호(false up signal)를 비활성화하기 위하여 PD_reset 신호가 어써트된다. 이것은 도 8c에 도시된 바와 같이 φ0와 φ4의 상승 에지를 비교함으로써 달성된다. φ4의 상승 에지가 φ0와 φ8 사이에서 발견된다면, 위상 검출기는 더 이상 업 신호를 생성하지 않고, VCDL을 늦출 것이다.

본 발명의 클럭 에지 변조 직렬 링크가 표준의 0.18㎛ CMOS 기술로 제조되었다. 제조된 칩은 270Mb/s에서 동작할 때, 1.2V 전원 전압에서 3.12㎽를 소비한다.

당업자라면, 본 발명이 다양하게 수정되어 구현될 수 있음을 알 것이다. 예를 들어, 직렬 링크는 쓰루풋을 증가시키기 위해 다수의 링크로 증대될 수 있다. 또한, 본 발명은 양방향[전이중(full-duplex)] 모드에서 이용될 수 있다. 또한, 차동 모드 신호가 이용되기 때문에, 다른 목적들을 위해 사용될 수 있는 공통 모드 신호가 존재한다. 예를 들어, 공통 모드 신호는 구성 데이터를 교환하기 위해 사용될 수 있다. 구성 데이터는 데이터 포맷, 데이터 목적지(다수의 송신기/수신기가 버스 상에서 접속되는 경우), 데이터 방향성 등과 같은 파라미터들을 지정할 수 있다.

설명을 위한 상기의 개시는 본 발명의 완전한 이해를 제공하기 위해 특정한 명칭들을 사용했다. 그러나, 당업자라면, 그러한 특정 세부사항들은 본 발명을 구현하는 데에 있어서 필수적이지 않다는 것을 알 것이다. 따라서, 본 발명의 특정 실시예들에 관한 상기의 개시는 예시 및 설명을 위해 제공된 것이다. 이들은 본 발명을 완전하게 설명하거나 개시된 정확한 형태로 제한하도록 의도된 것이 아니다. 상기의 교시를 참조하여 다양한 수정 및 변경이 가능하다는 것은 명백하다. 실시예들은 본 발명의 원리 및 그 실질적인 응용을 가장 잘 설명하고, 그에 의해 당업자들이 본 발명, 및 예상되는 특정 용도에 적합한대로 다양하게 수정된 다양한 실시예들을 가장 잘 이용할 수 있도록 선택되어 기술되었다. 아래의 특허청구범위 및 그 등가물들이 본 발명의 범위를 정의하도록 의도된 것이다.

본 발명에 따르면, DC 밸런스 제어 신호와 같은 제어 신호, 데이터 및 클럭을 지원하는 직렬 채널을 갖는 저전력 모바일 디바이스가 제공된다.

Claims

단일의 직류 밸런스 차동 채널(single direct current balanced differential channel)과 인터페이스하기 위한 채널 노드, 및

상기 채널 노드에 접속되고, 클럭 신호, 데이터 신호 및 제어 신호를 다중화하여 상기 채널 노드에 공급하도록 구성된 회로 -상기 클럭 신호는 직류 밸런스 제어 신호를 통합하도록 펄스폭 변조됨-

를 포함하는 신호 송신기.
제1항에 있어서, 상기 회로는 제1 듀티 사이클 위치에서 낮은 직류 전류값을 지정하도록 구성된 신호 송신기.
제1항에 있어서, 상기 회로는 제2 듀티 사이클 위치에서 높은 직류 전류값을 지정하도록 구성된 신호 송신기.
제1항에 있어서, 상기 회로는 제3 듀티 사이클 위치에서 어떠한 변경 직류 전류값도 지정하지 않도록 구성된 신호 송신기.
제1항에 있어서, 상기 회로는 다중 위상 신호들을 생성하는 신호 송신기.
제5항에 있어서, 상기 회로는 상기 다중 위상 신호들 및 직렬화된 데이터를 처리하기 위한 다중화기를 포함하는 신호 송신기.
제6항에 있어서, 상기 회로는 상기 다중화기의 출력을 처리하기 위한 전압 모드 드라이버를 포함하는 신호 송신기.
단일의 직류 밸런스 차동 채널로서 구성된 채널과 인터페이스하기 위한 채널 노드, 및

상기 채널 노드에 접속되고, 상기 채널 노드로부터의 클럭, 데이터 및 제어 신호를 역다중화하도록 구성된 회로 -상기 회로는 펄스폭 변조 클럭 신호 내에서 직류 밸런스 제어 신호를 식별함-

를 포함하는 신호 수신기.
제8항에 있어서, 상기 회로는 상기 채널로부터의 신호들을 처리하기 위한 증폭기를 포함하는 신호 수신기.
제9항에 있어서, 상기 회로는 상기 증폭기로부터의 출력을 처리하기 위한 지연 잠금 루프(delay-locked loop)를 포함하는 신호 수신기.
제9항에 있어서, 상기 지연 잠금 루프는 펄스폭 변조기 디코더로의 공급을 위해 다중 위상 신호들을 생성하는 신호 수신기.
제11항에 있어서, 상기 지연 잠금 루프는 위상 검출기로의 공급을 위해 다중 위상 신호들을 생성하는 신호 수신기.
단일의 직류 밸런스 차동 채널로서 구성된 채널,

상기 채널에 접속되고, 클럭 에지 변조 신호들을 상기 채널에 공급하도록 구성된 신호 송신기 -상기 클럭 에지 변조 신호는 직류 밸런스 제어 신호들을 포함함-, 및

상기 채널에 접속되고, 상기 직류 밸런스 제어 신호를 복구하도록 구성된 신호 수신기

를 포함하는 배터리 급전형 컴퓨팅 디바이스.
제13항에 있어서, 상기 신호 송신기는 전압 모드 드라이버를 포함하는 배터리 급전형 컴퓨팅 디바이스.
제13항에 있어서, 직렬 데이터 채널은 신호 수신기에서만 종단(terminate)되는 배터리 급전형 컴퓨팅 디바이스.
제13항에 있어서, 상기 신호 송신기에 접속된 그래픽 제어기를 더 포함하는 배터리 급전형 컴퓨팅 디바이스.
제13항에 있어서, 상기 신호 수신기에 접속된 디스플레이 제어기를 더 포함하는 배터리 급전형 컴퓨팅 디바이스.
제13항에 있어서, 상기 신호 송신기 및 신호 수신기는 상기 채널 상에서 공통 모드 신호를 이용하여 구성 정보를 교환하도록 구성된 배터리 급전형 컴퓨팅 디바이스.
제13항에 있어서, 상기 신호 송신기 및 신호 수신기는 상기 채널을 통한 양방향 데이터 전송을 위해 구성된 배터리 급전형 컴퓨팅 디바이스.