CN103414546A - 具有dc平衡控制的时钟沿调制串行链路 - Google Patents

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Abstract

公开一种具有DC平衡控制的时钟沿调制串行链路。一种电池供电的计算设备具有配置为单直流平衡差分通道的通道。信号发送器连接到通道。该信号发送器被配置成向通道施加时钟沿调制信号，其中时钟沿调制信号包括直流平衡控制信号。信号接收器连接到通道。该信号接收器被配置成恢复直流平衡控制信号。

Description

具有DC平衡控制的时钟沿调制串行链路
本申请是申请日为2006年10月30日、申请号为200610159848.4、题为“具有DC平衡控制的时钟沿调制串行链路”的发明专利申请的分案申请。
技术领域
本发明一般涉及诸如在转换最小差分信令系统中的串行信号的传输，尤其涉及结合直流(DC)平衡控制信号的时钟沿调制串行链路。
背景技术
移动设备，诸如蜂窝式电话、个人数字助理(PDA)、以及便携式游戏控制台越来越普及。图1示出此移动设备的一个示例。具体地，图1示出经由接口104连接到移动显示器102的移动设备100。移动设备100包括中央处理单元106与图形控制器108。移动显示器102包括显示控制器110与诸如液晶显示器的显示器112。电池114向移动设备100与移动显示器102供电。低功率设计在此类移动应用中是关键。
常规移动设备接口104使用具有单端全摆动信令的并行通道。通道由许多线构成，例如，具有18位视频像素数据线与诸如点-时钟、数据使能(DE)、水平同步(HSYNC)、垂直同步(VSYNC)、以及其它显示特定配置设置的控制信号线的22条线。这些信号线消耗功率及空间。另外，它们产生额外的电磁辐射。为了减少线的数量，可使用具有低-电压摆动差分信令的串行链路。如本领域所公知的，这类信令放大不同信号，同时拒绝共模信号。
诸如低电压差分信令(LVDS)与数字可视接口(DVI)的普通显示接口将串行化差分信号的3个通道用于18位或24位像素彩色数据。另外，单独通道用于时钟传输。在此应用中，电压摆动被减小至约为400mV。
在诸如移动显示器的特定应用中，相对较低的视频分辨率是容许的。在这种情况下，使用单数据通道是可能的。然而，在此情况下，现有技术已经依赖于独立时钟通道。因为完全用于时钟传输的专用通道增加了硬件成本及功率，所以期望去除专用通道而只将单独通道用于传输时钟、数据以及控制信号。然而，如果使用诸如802.3z千兆比特以太网的常规网络协议，则会产生很多问题。例如，在接收器上必须使用本地基准时钟。这会增加硬件成本并降低传输带宽的灵活性。
鉴于前面内容，期望提供具有支持时钟、数据、以及诸如DC平衡控制信号的控制信号的串行通道的低功率移动设备。
发明内容
本发明包括具有配置为单直流平衡差分通道的通道、由电池供电的计算设备。信号发送器连接到此通道。该信号发送器被配置成向通道施加时钟沿调制信号，其中时钟沿调制信号包括直流平衡控制信号。信号接收器连接到此通道。该信号接收器被配置成恢复直流平衡控制信号。
本发明包括信号发送器。信号发送器具有通道节点以便连接单直流平衡差分通道。电路被连接到该通道节点，且该电路被配置成多路复用时钟、数据、以及控制信号，并将它们施加到通道节点。时钟信号进行脉宽调制以便结合直流平衡控制信号。
本发明也包括信号接收器。通道节点与被配置成单直流平衡差分通道的通道连接。电路被连接到该通道节点。该电路被配置成从通道节点分离多路时钟、数据、以及控制信号。电路在脉宽调制时钟信号内标识直流平衡控制信号。
本发明允许将许多并行通道减少成单个串行通道，这会降低功率损耗。为了进一步降低功率耗散，本发明用电压模式驱动器来实现。通过去除源传输通道端子并只依靠接收器侧的源传输通道端子，还可实现额外的功率降低。本发明包括在高抖动环境中稳健工作的延迟锁定回路（DLL）数据恢复电路。
附图说明
通过以下详细说明书并结合附图，可更加全面地理解本发明，其中：
图1示出可根据本发明一实施例配置的移动设备与移动显示器。
图2A示出根据本发明一实施例的DC平衡时钟沿调制。
图2B示出嵌入根据本发明一实施例使用的时钟沿调制的特殊字符。
图3示出根据本发明一实施例配置的时钟沿调制发送器。
图4示出可用于图3的时钟调制发送器的多路复用器。
图5示出根据本发明一实施例使用的电压模式驱动器。
图6示出根据本发明一实施例配置的时钟沿调制接收器。
图7示出可根据本发明一实施例使用的时钟沿调制解码器。
图8A示出根据本发明一实施例配置的鉴相器电路。
图8B示出根据本发明一实施例的coarse_up（近似高电平）信号的使用。
图8C示出根据本发明一实施例处理的各种信号。
相同的标号在附图的一些视图上标示相同部件。
具体实施方式
本发明包括使用时钟沿调制(CEM)的单通道串行链路。这种也称为脉宽调制(PWM)的方案，通过改变选定沿（即上升沿或下降沿）的位置将数据信号编码到周期时钟中；因而，时钟的脉冲宽度被改变或调制。本发明提供在单通道上传输时钟信号、数据、以及控制信号的技术。
作为示例，本发明可通过改变时钟信号的下降沿来实现。如图2A所示，当上升沿的位置固定时，数据随着时钟下降沿位置的变化进行编码。上升沿的周期性发生使得时钟信号易于提取，根据时钟信号接收器通过简单地分频输入信号（例如除以18）可生成“点-时钟”，且无需进一步的时钟恢复机制。下降沿位置或时钟脉冲宽度的调制允许在时钟中嵌入数据与控制信号，因此减少引脚数目。
美国专利6,463,092（‘092专利）使用了这种类型的脉冲宽度调制技术。授权给本发明受让人的‘092专利，通过引用结合于此。本发明基于‘092专利所公开的方案以实现DC平衡。在一实施例中，DC平衡通过在串行链路中插入DC平衡控制信号来实现。该DC平衡控制信号可包括保持DC平衡、提高DC平衡、以及降低DC平衡的信号。标准技术被用来生成和处理DC平衡控制信号。本发明的一方面涉及将DC平衡控制信号、连同时钟及数据信号一起结合到单串行链路中。
在本发明的一个实施例中，比特“0”被编码成50%占空比时钟，指示不需要改变就可保持平衡。另一方面，在图2(a)中，比特“1”被编码成25%或者75%占空比时钟，分别表示为“1-”或“1+”。使用25%还是75%根据目前传输的比特的DC值来确定。如果DC值低于标称值，则比特“1”被编码为75%，反之亦然。使用这种编码，在单位脉冲长度（即25%脉冲宽度）中计算的最大差值只是2，并且实现良好的DC平衡。
串行链路也可用来传输诸如HSYNC与VSYNC的控制信号。在一实施例中，当DE信号未断定时，发送这些控制信号。由于该事实，处于0状态的DE被编码成两个连续的“1+”或“1-”，如图2(b)所示，这是正在发送正常像素数据时的不可能序列（即DE为1）。这种特殊序列表示接下来的16个脉宽调制符号表示控制字符。用这种方法，控制信号可在不要求任何附加通道的情况下进行传输。即，本发明使用DE0状态（当数据未在发送时）以在单通道上发送DC平衡与其它控制信息。图3示出根据本发明一实施例配置的发送器300。发送器300包括接收数据和控制信号的编码器302。例如，数据可以是6比特红色像素数据、6比特绿色像素数据、以及6比特蓝色像素数据。控制信号可包括HSYNC、VSYNC、以及DE信号。编码器302的输出被施加到串行化电路304，该串行化电路304为串行链路串行化数据及控制信息。编码器302或串行化电路304可用来生成DC平衡控制信号。
接着串行化数据被施加到从锁相环路310处接收控制输入的多路复用器。多路复用器306的输出被施加到通道驱动器308，在该情形中是产生差分时钟沿调制信号的电压模式驱动器。具体地，通道驱动器308将正CEM信号(CEM+)与负CEM信号(CEM-)施加到通道节点309。
在一实施例中，锁相环路310的鉴相器312将基准时钟乘以18，并与压控振荡器313一起运算生成4个时钟相位：0(Φ0)，90(Φ1)，180(Φ2)，270(Φ3)。分频器314分离多路复用时钟信号并向鉴相器312提供反馈输入。发送器使用这些时钟相位像每个符号发送4个不归零(NRZ)比特一样运行。
图4示出根据本发明一实施例配置的脉宽调制4到1多路复用器。注意，第一比特400与最后比特402分别固定为1和0。只有中间两比特（图4中的b与c）需要改变以便表示3个不同的下降沿位置。编码器302与串行器304可被用来根据并行像素数据与控制信号生成这两个比特。
因为功率损耗在移动设备中是个重要问题，所以本发明一实施例在CEM发送器中将电压模式驱动器308用于片外信令。图5示出可根据本发明一实施例使用的已知电压模式驱动器。与其它现有技术的驱动器不同，电压模式驱动器不具备电流源堆栈，因此能够低电压工作。为了降低功率损耗，电压模式驱动器被设计成在1.2V电源下工作，且电压摆动也减至80mV。因为移动显示器的链路跨度很短（小于几英寸）且CEM信号相对可避免码间干扰，所以80mV的摆动足够确保接收器的正常工作。使用了减少摆动的电压模式驱动器，CEM发送器已被实现为在270Mbps工作时消耗低于1mW。
为了所提出的CEM链路，数据在时钟信号上发送，使得接收器架构更为简单。即，与许多串行链路接收器中的情形一样，接收器不需要NRZ鉴相器，也不需要本地频率基准。在一实施例中，本发明使用延迟锁定环路(DLL)用于数据恢复，如图6所示。
接收器600具有在通道节点603接收差分输入信号CEM+与CEM-的前端限制放大器602。放大器602便于达到用于DLL输入的适当信号水平。电压控制延迟线(VCDL)604生成8相位延迟时钟以便采样和解码CEM数据。图2(a)示出采样时钟与输入CEM数据之间的定时关系。在一实施例中，采样器606在两个不同相位（Φ3与Φ5，如图2A所示）检查CEM数据以便标识时钟下降沿的位置。
图7示出用两个触发器700与702实现的采样器与脉宽调制解码器606。各个触发器接收Φ0信号，而触发器700接收Φ3信号且触发器702接收Φ5信号。CEM解码器使用这些采样结果来提取数据和差值信息。接收器可从差值信息中检测像素边界和标识为DE、HSYNC、以及VSYNC的特殊序列。
如图6所示，输入CEM数据通过其自身延迟版本采样。因此，即使输入时钟具有大量抖动，DLL也可恢复数据。为了确保DLL的足够锁定范围，可使用具有伪锁定检测的鉴相器608。图8A示出根据本发明一实施例配置的相位检测器608。如果VCDL的初始延迟大于2x TCLK，即Φ1时钟的上升沿落在图8(b)的阴影区域，coarse_up信号被断定以防止谐波锁定。另一方面，当初始信号小到VCDL延迟可保持为其最小值时，PD_reset信号被断定以无效伪高电平信号。这通过比较Φ0与Φ4的上升沿来实现，如图8(c)所示。如果Φ4的上升沿落在Φ0与Φ8之间，则鉴相器不再生成高电平信号，但会使VCDL慢下来。
本发明的时钟沿调制串行链路用标准0.18微米CMOS技术来制造。所制造的芯片以270Mb/s运行时在1.2V电源电压消耗3.12mW。
本邻域技术人员将理解，本发明可用各种更改来实现。例如，串行链路可增加多个链路以增加输入输出总和。另外，本发明可利用双向（全双工）模式。同时，因为使用了差分模式信号，所以有可用于其它目的的共模信号。配置数据可将这些参数指定为诸如数据格式、数据目的地址（当多个发送器/接收器连接在总线上时）、数据方向等。
为了说明目的，前面的描述使用专门术语来提供本发明的全面理解。然而，对于本领域技术人员，显然特定细节并非是实践本发明所必需的。因而，前面对本发明具体实施例的描述用于示例性与描述性的目的。它们并非旨在是穷举性的、或限于本发明所公开的精确形式；明显地，根据上面示教可进行许多更改和改变。为了最好地说明本发明的原理与其实际应用选择并描述了多个实施例，从而它们使得本领域技术人员能够最佳地利用本发明，并且具有各种更改的各种实施例同样适于预期的特定使用。以下权利要求与它们的等效方案旨在限定本发明的范围。

Claims (20)

1.一种信号接收器，其特征在于，包括：
与被配置为单直流平衡差分通道的通道相接的通道节点；以及
连接到所述通道节点的电路，所述电路被配置成从所述通道节点分离时钟、数据、以及控制信号，其中所述电路被配置成在脉冲宽度调制时钟信号内标识直流平衡控制信号。
2.如权利要求1所述的信号接收器，其特征在于，所述电路使用所接收比特的第一边沿的位置标识时钟信号，并使用所接收比特的第二边沿的位置标识数据信号或控制信号。
3.如权利要求1所述的信号接收器，其特征在于，所述电路被配置成在所接收比特的第一占空比位置减小直流平衡，在所接收比特的第二占空比位置增大直流平衡，并且在所发送比特的第三占空比位置保持直流平衡。
4.如权利要求3所述的信号接收器，其特征在于，在先前发送的比特的直流值高于标称值时采用所述第一占空比，并且在先前发送的比特的直流值高于标称值时采用所述第二占空比。
5.如权利要求3所述的信号接收器，其特征在于，具有第一占空比位置的所接收比特和具有第二占空比位置的所接收比特指示第一数据值，并且具有第三占空比位置的所接收比特指示第二数据值。
6.如权利要求5所述的信号接收器，其特征在于，所述第一占空比位置是25%，第二占空比位置是75%，并且第三占空比位置是50%。
7.如权利要求5所述的信号接收器，其特征在于，所述信号接收器通过检测所述第一占空比的连续信号或所述第二占空比的连续信号，标识控制信号的状态。
8.如权利要求1所述的信号接收器，其特征在于，所述电路包括处理从通道接收的信号的放大器。
9.如权利要求8所述的信号接收器，其特征在于，所述电路还包括处理来自放大器的输出的延迟锁定回路。
10.如权利要求9所述的信号接收器，其特征在于，所述延迟锁定回路生成多个相位信号以便施加到脉宽调制解码器。
11.如权利要求9所述的信号接收器，其特征在于，所述延迟锁定回路生成多个相位信号以便施加到鉴相器。
12.如权利要求11所述的信号接收器，其特征在于，所述鉴相器被配置成控制所述延迟锁定回路的延迟值。
13.如权利要求12所述的信号接收器，其特征在于，当所接收比特的第一边沿在所述延迟锁定回路的最后相位之后到达时，所述延迟锁定回路的延迟值增加标称量。
14.如权利要求12所述的信号接收器，其特征在于，当所接收比特的第一边沿在所述延迟锁定回路的最后相位之前到达时，所述延迟锁定回路的延迟值减小标称量。
15.如权利要求12所述的信号接收器，其特征在于，当所述延迟锁定回路的所选延迟值比时钟信号长度的两倍长时，所述延迟锁定回路的延迟值减小比标称量更大的量。
16.如权利要求15所述的信号接收器，其特征在于，当被延迟了所述延迟锁定回路的总延迟的一半的第一所接收比特的第一边沿在第二所接收比特的接收与所述延迟锁定回路的最后相位之间发生时，时钟信号的错误时钟检测被防止。
17.如权利要求1所述的信号接收器，其特征在于，所述信号接收器包含在移动设备中，其中所述移动设备是电池供电的计算设备，具有对所述信号接收器供电的电池。
18.如权利要求17所述的信号接收器，其特征在于，所述移动设备还包括显示器和显示器控制器，其中所述显示器控制器从所述信号接收器接收信号。
19.如权利要求1所述的信号接收器，其特征在于，所述信号接收器被配置成使用通道上的公共模式信号与信号发送器交换配置信息。
20.如权利要求1所述的信号接收器，其特征在于，所述信号接收器被配置用于通道上的双向数据传递。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7627044B2 (en) * 2005-10-31 2009-12-01 Silicon Image, Inc. Clock-edge modulated serial link with DC-balance control
US7768507B2 (en) * 2005-11-17 2010-08-03 Ati Technologies Ulc Methods and apparatus for driving a display device
US8275412B2 (en) * 2008-12-31 2012-09-25 Motorola Mobility Llc Portable electronic device having directional proximity sensors based on device orientation
JP2012044394A (ja) * 2010-08-18 2012-03-01 Sony Corp 信号伝送装置、及び伝送制御方法
WO2013023655A2 (de) * 2011-08-16 2013-02-21 Silicon Line Gmbh Schaltungsanordnung und verfahren zum uebertragen von signalen
US8687752B2 (en) * 2011-11-01 2014-04-01 Qualcomm Incorporated Method and apparatus for receiver adaptive phase clocked low power serial link
US9537644B2 (en) * 2012-02-23 2017-01-03 Lattice Semiconductor Corporation Transmitting multiple differential signals over a reduced number of physical channels
JP5987371B2 (ja) * 2012-03-09 2016-09-07 セイコーエプソン株式会社 データ受信回路、電子機器、及びデータ受信方法
US8958497B2 (en) * 2012-06-12 2015-02-17 Silicon Image, Inc. Simultaneous transmission of clock and bidirectional data over a communication channel
US8797075B2 (en) * 2012-06-25 2014-08-05 Intel Corporation Low power oversampling with reduced-architecture delay locked loop
US9230505B2 (en) 2013-02-25 2016-01-05 Lattice Semiconductor Corporation Apparatus, system and method for providing clock and data signaling
KR102041530B1 (ko) 2013-06-26 2019-11-07 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
US9312766B2 (en) * 2013-06-27 2016-04-12 Alcatel Lucent Digital serializer based pulsewidth modulator controller
US9871516B2 (en) 2014-06-04 2018-01-16 Lattice Semiconductor Corporation Transmitting apparatus with source termination
TWI533608B (zh) 2014-06-30 2016-05-11 友達光電股份有限公司 資料接收器及資料接收方法
US9525573B2 (en) 2015-01-23 2016-12-20 Microsoft Technology Licensing, Llc Serializing transmitter
US9432061B2 (en) 2015-01-23 2016-08-30 Microsoft Technology Licensing, Llc Serializing transmitter
US10146911B2 (en) 2015-10-23 2018-12-04 Medtronic Minimed, Inc. Medical devices and related methods and systems for data transfer
WO2019157745A1 (zh) * 2018-02-13 2019-08-22 Oppo广东移动通信有限公司 数据传输的方法、终端设备和网络设备
US11088880B2 (en) 2019-05-15 2021-08-10 Rambus Inc. Phase modulated data link for low-swing wireline applications
CN110868209B (zh) * 2019-10-30 2023-04-28 西安邮电大学 一种用于多相位延时锁相环的高相位精度压控延迟线结构及其实现方法
DE202021105937U1 (de) * 2021-10-29 2022-02-04 TRUMPF Hüttinger GmbH + Co. KG Steuerschaltung für Treiber
KR102569025B1 (ko) * 2021-11-25 2023-08-21 고려대학교 산학협력단 비대칭적인 전압 파형을 자가 보정할 수 있는 접지 신호 전송 기법 기반의 송신기

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000016525A1 (en) * 1998-09-10 2000-03-23 Silicon Image, Inc. A system and method for sending and receiving data signals over a clock signal line
US20040136402A1 (en) * 2001-05-30 2004-07-15 Seiichi Ozawa Semiconductor integrated circuit and data transmission system

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS595763A (ja) * 1982-07-01 1984-01-12 Hino Denshi Kk 電力・信号伝送方式
US4958243A (en) * 1988-09-15 1990-09-18 International Business Machines Corporation Phase discrimination and data separation method and apparatus
JPH0530069A (ja) * 1991-07-22 1993-02-05 Nec Eng Ltd 制御信号伝送方式
US5999571A (en) * 1995-10-05 1999-12-07 Silicon Image, Inc. Transition-controlled digital encoding and signal transmission system
US6671316B1 (en) * 2000-04-13 2003-12-30 Storage Technology Corporation Three state pulse width modulation code
US7356051B2 (en) * 2001-01-24 2008-04-08 Broadcom Corporation Digital visual interface with audio and auxiliary data cross reference to related applications
US7158593B2 (en) 2001-03-16 2007-01-02 Silicon Image, Inc. Combining a clock signal and a data signal
EP1351462A1 (en) * 2002-03-29 2003-10-08 MystiCom, Ltd. Error Correcting 8B/10B Transmission System
US7394406B2 (en) * 2002-12-17 2008-07-01 Broadcom Corporation Method and system for generating high definition multimedia interface (HDMI) codewords using a TMDS encoder/decoder
JP2005150929A (ja) * 2003-11-12 2005-06-09 Sharp Corp 信号伝送装置および信号伝送方法
JP4101780B2 (ja) * 2004-03-22 2008-06-18 株式会社日立国際電気 信号伝送方法および信号伝送装置
EP1737174B1 (en) * 2004-04-16 2015-05-27 Thine Electronics, Inc. Transmitter circuit, receiver circuit, data transmitting method and system
US7363575B2 (en) * 2004-11-12 2008-04-22 Broadcom Corporation Method and system for TERC4 decoding using minimum distance rule in high definition multimedia interface (HDMI) specifications
US7627044B2 (en) * 2005-10-31 2009-12-01 Silicon Image, Inc. Clock-edge modulated serial link with DC-balance control

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000016525A1 (en) * 1998-09-10 2000-03-23 Silicon Image, Inc. A system and method for sending and receiving data signals over a clock signal line
US20040136402A1 (en) * 2001-05-30 2004-07-15 Seiichi Ozawa Semiconductor integrated circuit and data transmission system

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Publication number Publication date
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