KR20070045995A

KR20070045995A - 고체 촬상 장치

Info

Publication number: KR20070045995A
Application number: KR1020060105029A
Authority: KR
Inventors: 요시따까 에가와; 류따 오까모또; 신지 오사와; 히로시게 고또
Original assignee: 가부시끼가이샤 도시바
Priority date: 2005-10-28
Filing date: 2006-10-27
Publication date: 2007-05-02
Also published as: US7586523B2; CN1956506B; JP2007124400A; CN1956506A; KR100806438B1; JP4649313B2; US20070097240A1

Abstract

화소부, AD 변환 회로, 라인 메모리, 제어 회로 및 합성 회로를 구비한 고체 촬상 장치가 개시되어 있다. 라인 메모리는, AD 변환 회로로부터 출력된 디지털 신호를 기억한다. 제어 회로는, 화소부 및 AD 변환 회로를 제어하고, 1 프레임의 전하의 축적 기간에서 노광 시간이 상이한 복수의 아날로그 신호를 AD 변환 회로에서 AD 변환시켜 라인 메모리에 전송한다. 합성 회로는, 라인 메모리로부터 노광 시간이 상이한 복수의 디지털 신호가 공급되고, 노광 시간이 짧은 신호와 노광 시간이 긴 신호를 가산한 제1 신호와, 노광 시간이 짧은 신호를 노광 시간이 짧은 신호와 긴 신호와의 비로 증폭한 제2 신호를 비교하여, 큰 쪽의 신호를 선택하여 출력하도록 구성되어 있다.

고체 촬상 소자, CMOS 이미지 센서, 다이나믹 레인지, 광전 변환, 휴대 전화

Description

고체 촬상 장치{SOLID STATE IMAGE PICKUP DEVICE}

도 1은, 본 발명의 제1 실시 형태에 따른 고체 촬상 장치에 대해 설명하기 위한 것으로, 증폭형 CMOS 이미지 센서의 개략 구성을 도시하는 블록도.

도 2는, 도 1에 도시한 증폭형 CMOS 이미지 센서에서의 화소부, CDS 회로 및 ADC의 구체적인 구성예를 도시하는 회로도.

도 3은, 도 1 및 도 2에 도시한 CMOS 이미지 센서의 동작 타이밍을 나타내는 파형도.

도 4는, 도 1 및 도 2에 도시한 CMOS 이미지 센서의 광전 변환 특성을 나타내는 특성도.

도 5는, 본 발명의 제2 실시 형태에 따른 고체 촬상 장치에 대해 설명하기 위한 것으로, 증폭형 CMOS 이미지 센서의 개략 구성을 도시하는 블록도.

도 6은, 도 5에 도시한 CMOS 이미지 센서의 제1 광전 변환 특성을 나타내는 특성도.

도 7은, 도 5에 도시한 CMOS 이미지 센서의 제2 광량 변환 특성을 나타내는 특성도.

도 8은, 본 발명의 제3 실시 형태에 따른 고체 촬상 장치에 대해 설명하기 위한 것으로, 증폭형 CMOS 이미지 센서의 개략 구성을 도시하는 블록도.

도 9는, 도 8에 도시한 CMOS 이미지 센서의 광전 변환 특성을 나타내는 특성도.

도 10은, 본 발명의 제4 실시 형태에 따른 고체 촬상 장치에 대해 설명하기 위한 것으로, 증폭형 CMOS 이미지 센서의 개략 구성을 도시하는 블록도.

도 11은, 도 10에 도시한 CMOS 이미지 센서의 동작 타이밍을 나타내는 파형도.

도 12는, 도 10에 도시한 CMOS 이미지 센서의 광전 변환 특성을 나타내는 특성도.

도 13은, 본 발명의 제4 실시 형태에 따른 고체 촬상 장치의 효과에 대해 설명하기 위한 광전 변환 특성도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 센서 코어부

12 : 화소부

13 : 컬럼형 노이즈 캔슬 회로

14 : 컬럼형 아날로그 디지털 컨버터

15 : 래치 회로

17 : 렌즈

28-1, 28-2 : 라인 메모리

16 : 수평 시프트 레지스터

[특허 문헌 1] 일본 특개 2001-189893호 공보

[특허 문헌 2] 일본 특개 2000-23044호 공보

[특허 문헌 3] 일본 특개 2001-111900호 공보

본 출원은 일본에서 2005년 10월 28일에 출원된 일본 특원 2005-315409호를 기초로 우선권을 주장하는 것이며, 이 출원은 참조함으로써 본 출원에 원용된다.

본 발명은 고체 촬상 장치에 관한 것으로, 예를 들면 이미지 센서 부착 휴대전화, 디지털 카메라, 비디오 카메라 등에 사용되는 증폭형 CMOS 이미지 센서에 적용되는 것이다.

종래, CMOS 이미지 센서의 다이나믹 레인지를 확대하는 방법에 대해서는, 예를 들면 특허 문헌 1이나 특허 문헌 2에 제안되어 있다. 전자의 방법은, 불완전 전송형의 포토 다이오드에 적용한 것이지만, 잔상이나 백상(白傷: 흐림) 등이 발생할 우려가 있어 고화질화가 어렵다. 이에 반해, 후자의 방법은, 완전 전송형에 대응하고 있기 때문에 전자와 같은 잔상이나 백상 등의 우려는 없다. 그러나, 검출부를 사용하여 다이나믹 레인지를 확대하고 있기 때문에, 검출부의 리크에 의한 암시 얼룩이나 KTC 노이즈(KTC noise)가 발생하여, 전자와는 다른 요인에 의해 화질의 열화가 일어날 가능성이 있다. 게다가, 어느 쪽의 방법도 노광 시간이 긴 신호 와 짧은 신호를 가산하여 출력하기 때문에, 노광 시간이 긴 신호와 짧은 신호를 분리하는 것이 어렵다.

<실시 형태>

본 발명의 일 형태에 따른 고체 촬상 장치는, 광신호를 전기 신호로 변환하는 광전 변환 수단과, 입사광을 상기 광전 변환 수단에서 광전 변환하여 얻은 신호 전하를 검출부에 읽어내는 읽어내기 수단과, 상기 검출부에 축적된 신호 전하에 대응하는 전압을 증폭하여 출력하는 증폭 수단과, 상기 검출부의 신호 전하를 리셋하는 리셋 수단을 구비한 셀이 반도체 기판 상에 행 및 열의 2차원적으로 배치된 화소부와, 상기 화소부로부터 출력되는 아날로그 신호를 디지털 신호로 변환하여 출력하도록 구성된 AD 변환 회로와, 상기 AD 변환 회로로부터 출력된 디지털 신호를 기억하도록 구성된 라인 메모리와, 상기 화소부 및 상기 AD 변환 회로를 제어하여, 1 프레임의 전하의 축적 기간에서 노광 시간이 상이한 복수의 아날로그 신호를 상기 AD 변환 회로에서 AD 변환시켜 상기 라인 메모리에 전송하도록 구성된 제어 회로와, 상기 라인 메모리로부터 노광 시간이 상이한 복수의 디지털 신호가 공급되어, 노광 시간이 짧은 신호와 노광 시간이 긴 신호를 가산한 제1 신호와, 노광 시간이 짧은 신호를 노광 시간이 짧은 신호와 긴 신호의 비로 증폭한 제2 신호를 비교하여, 큰 쪽의 신호를 선택하여 출력하도록 구성된 합성 회로를 구비한다.

또한, 본 발명의 다른 일 형태에 따른 고체 촬상 장치는, 셀이 반도체 기판 상에 행 및 열의 2차원적으로 배치된 화소부, 상기 화소부로부터 출력되는 아날로그 신호를 디지털 신호로 변환하여 출력하도록 구성된 AD 변환 회로, 상기 AD 변환 회로로부터 출력된 디지털 신호를 기억하도록 구성된 라인 메모리, 상기 화소부 및 상기 AD 변환 회로를 제어하여, 1 프레임의 전하의 축적 기간에서 노광 시간이 상이한 복수의 아날로그 신호를 상기 AD 변환 회로에서 AD 변환시켜 상기 라인 메모리에 전송하도록 구성된 제어 회로, 및 상기 라인 메모리로부터 노광 시간이 상이한 복수의 디지털 신호가 공급되어, 노광 시간이 짧은 신호와 노광 시간이 긴 신호를 가산한 제1 신호와, 노광 시간이 짧은 신호를 노광 시간이 짧은 신호와 긴 신호의 비로 증폭한 제2 신호를 비교하여, 큰 쪽의 신호를 선택하여 출력하도록 구성된 와이드 다이나믹 레인지 믹스 회로(wide dynamic range mixture circuit)를 구비한다.

[제1 실시 형태]

도 1은, 본 발명의 제1 실시 형태에 따른 고체 촬상 장치에 대해 설명하기 위한 것으로, 증폭형 CMOS 이미지 센서의 개략 구성을 도시하는 블록도이다. 센서 코어부(11)에는, 화소부(12), 컬럼형 노이즈 캔슬(noise cancellation) 회로(CDS)(13), 컬럼형 아날로그 디지털 컨버터(ADC)(14), 래치 회로(15), 2개의 라인 메모리(MSTS, MSTL)(28-1, 28-2) 및 수평 시프트 레지스터(16) 등이 배치되어 있다.

상기 화소부(12)에는, 렌즈(17)를 통해 광이 입사되고, 광전 변환에 의해 입사 광량에 따른 전하가 생성된다. 이 화소부(12)에는, 셀(화소)이 반도체 기판 상에 행 및 열의 2차원적으로 배치되어 있다. 1개의 셀은, 4개의 트랜지스터(Ta, Tb, Tc, Td)와 포토 다이오드(PD)로 구성되고, 각 셀에는 펄스 신호(ADRESn, RESETn, READn)가 각각 공급된다. 이 화소부(12)의 하부에는 소스 폴로워 회로용의 부하 트랜지스터(TLM)가 수평 방향을 따라 배치되어, 이들 부하 트랜지스터의 전류 통로의 일단은 수직 신호선(VLIN)에 각각 접속되고, 타단은 접지점에 접속되어 있다.

상기 화소부(12)에서 발생한 신호 전하에 대응하는 아날로그 신호는, CDS(13)를 통해 ADC(14)에 공급되고, 디지털 신호로 변환되어 래치 회로(15)에 래치된다. 이 래치 회로(15)에 래치된 디지털 신호는, 라인 메모리(MSTS, MSTL)(28-1, 28-2)를 통해 수평 시프트 레지스터(16)에 공급되어 순차적으로 전송된다. 상기 라인 메모리(MSTS, MSTL)(28-1, 28-2)로부터 읽어내어진 디지털 신호(OUT0∼OUT9)는, 와이드 다이나믹 레인지 믹스(WDM) 회로(18)에 공급되고, 이 WDM 회로(18)에서 합성 처리된 후, 센서의 외부로 출력된다.

또한, 상기 화소부(12)에 인접하여, 펄스 셀렉터(pulse selector) 회로(셀렉터)(22), 신호 읽어내기용의 수직 레지스터(VR 레지스터)(20), 축적 시간 제어용의 수직 레지스터(ES 레지스터, 긴 축적 시간 제어용 레지스터)(21) 및 축적 시간 제어용의 수직 레지스터(WD 레지스터, 짧은 축적 시간 제어용 레지스터)(27)가 각각 배치되어 있다.

상기 화소부(12)로부터의 읽어내기나 상기 CDS 회로(13)의 제어는, 타이밍 제네레이터(TG)(19)로부터 출력되는 펄스 신호(S1∼S4, READ, RESET/ADRES/READ, VRR, ESR, WDR)에 의해 행해진다. 즉, 타이밍 제네레이터(19)는 제어 회로로서 작 용한다.

펄스 신호(S1∼S4)는 CDS 회로(13)에 공급된다. 펄스 신호(READ)는 펄스 진폭 제어 회로(29)에 공급되고, 이 펄스 진폭 제어 회로(29)의 출력 신호(VREAD)가 펄스 셀렉터 회로(22)에 공급된다. 또한, 펄스 신호(RESET/ADRES/READ)도 상기 펄스 셀렉터 회로(22)에 공급된다. 펄스 신호(VRR)는 VR 레지스터(20)에, 펄스 신호(ESR)는 ES 레지스터(21)에, 펄스 신호(WDR)는 WD 레지스터(27)에 각각 공급된다. 상기 레지스터(20, 21, 27)에 의해 화소부(12)의 수직 라인이 선택되고, 펄스 셀렉터 회로(22)를 통해 펄스 신호(RESET/ADRES/READ)(도 1에서는 RESETn, ADRESn, READn으로 대표적으로 도시함)가 화소부(12)에 공급된다. 상기 펄스 신호(어드레스 펄스)(ADRESn)는 상기 셀 중의 행 선택 트랜지스터(Ta)의 게이트에, 상기 펄스 신호(리셋 펄스)(RESETn)는 상기 셀 중의 리셋 트랜지스터(Tc)의 게이트에, 하기 펄스 신호(읽어내기 펄스)(READn)는 상기 셀 중의 읽어내기 트랜지스터(Td)의 게이트에 각각 공급된다. 이 화소부(12)에는, 바이어스 발생 회로(바이어스 1)(23)로부터 바이어스 전압(VVL)이 인가되고 있다. 이 바이어스 전압(VVL)은, 소스 폴로워 회로용의 부하 트랜지스터(TLM)의 게이트에 공급된다.

VREF 발생 회로(24)는, 메인 클록 신호(MCK)에 응답하여 동작하고, AD 변환 (ADC)용의 기준 파형을 생성하는 회로이다. 이 기준 파형의 진폭은, 시리얼 인터페이스(serial I/F)(25)에 입력되는 데이터(DATA)에 의해 제어된다. 이 시리얼 인터페이스(serial interface)(25)에 입력되는 커멘드는, 커멘드 디코더(26)에 공급되고 디코드되어, 상기 메인 클록 신호(MCK)와 함께 타이밍 제네레이터(19)에 공급 된다. 상기 VREF 발생 회로(24)에서는, 1 수평 주사 기간에 2회의 AD 변환을 실행하기 위해, 삼각파(VREFTL, VREFTS)를 발생하여 ADC(14)에 공급한다. 상기 타이밍 제네레이터(19)로부터 출력되는 펄스 신호(READ)는 펄스 진폭 제어 회로(29)에 공급되고, 이 펄스 진폭 제어 회로(29)에 의해 진폭이 제어됨으로써 3치의 펄스 신호(VREAD)가 생성되어 셀렉터(22)에 공급된다.

상기 WDM 회로(18)는, 디지털 신호(OUT0∼OUT9)를 합성 처리하는 합성 회로로서 작동하는 것이다. WDM 회로(18)는, 흑 레벨의 64LSB를 감산 처리하는 감산 회로(-64)(32-1, 32-2), 상기 감산 회로(32-1)의 출력을 증폭하는 게인 회로(GAIN)(33), 판정 회로(34), 스위치(35), 가산 회로(36), 화이트 밸런스 처리 회로(WB)(37) 및 압축 회로(38)를 구비하여 구성되어 있다. 이 WDM 회로(18)에는, 상기 라인 메모리(28-1)에 기억한 노광 시간(전하의 축적 시간)이 짧은 신호(STS)와 상기 라인 메모리(28-2)에 기억한 노광 시간이 긴 신호(STL)를 동시에 입력한다.

우선, ADC(14)에 의한 아날로그/디지털 변환 동작에서는, 흑 레벨을 64LSB 레벨로 설정하고 있기 때문에, 감산 회로(32-1, 32-2)에서 흑 레벨 64를 각각의 라인 메모리(28-1, 28-2)의 출력 신호로부터 감산한다. 다음으로, 감산 처리한 신호(STS)를 게인 회로(33)에서 증폭한다. 이 게인량은, 신호(STL)와 신호(STS)의 노광 시간을 각각 TL과 TS로 하면, 그 비 TL/TS로부터 산출할 수 있다. 신호(STS)를 게인배하는 처리를 행함으로써, 기울기가 상이한 광전 변환 특성 커브일지라도 등가적으로 기울기를 같게 할 수 있다. 또한, 신호(STS)가 출력될 때에는 신 호(STL)는 포화하고 있다. 그리고, 상기 판정 회로(34)에서 스위치(35)를 온으로 하여, 신호(STL)와 게인배한 신호(STS)를 가산기(36)에서 가산함으로써 양 신호(STS, STL)를 순조롭게 합성할 수 있다. 이 가산 출력 신호는 비트수를 증가시켜 14 비트로 출력하고 있다. 그리고, 화이트 밸런스(WB) 처리 회로(37)에서 R, G, B 신호의 레벨을 동일하게 처리하고, 압축 회로(38)에서 신호를 10비트로 압축하여 출력한다.

도 2는, 상기 도 1에 도시한 증폭형 CMOS 이미지 센서에서의 화소부(12), CDS 회로(13) 및 ADC(14)의 구체적인 구성예를 도시하는 회로도이다. 화소부(12)에서의 각각의 셀(화소)은, 행 선택 트랜지스터(Ta), 증폭 트랜지스터(Tb), 리셋 트랜지스터(Tc), 읽어내기 트랜지스터(Td) 및 포토 다이오드(PD)로 구성되어 있다. 상기 트랜지스터(Ta, Tb)의 전류 통로는, 전원(VDD)과 수직 신호선(VLIN) 간에 직렬 접속된다. 상기 트랜지스터(Ta)의 게이트에는 펄스 신호(ADRESn)가 공급된다. 상기 트랜지스터(Tc)의 전류 통로는, 전원(VDD)과 트랜지스터(Tb)의 게이트(검출부(FD)) 사이에 접속되고, 그 게이트에 펄스 신호(RESETn)가 공급된다. 또한, 상기 트랜지스터(Td)의 전류 통로의 일단은, 상기 검출부(FD)에 접속되고, 그 게이트에 펄스 신호(READn)가 공급된다. 그리고, 상기 트랜지스터(Td)의 전류 통로의 타단에 포토 다이오드(PD)의 캐소드가 접속되고, 포토 다이오드(PD)의 애노드는 접지되어 있다.

상기 구성의 셀이 행 및 열의 2차원적으로 배치되어 화소부(12)가 구성되어 있다. 상기 화소부(12)의 하부에는, 소스 폴로워 회로용의 부하 트랜지스터(TLM) 가 수평 방향으로 배치되어 있다. 이들 부하 트랜지스터(TLM)의 전류 통로는 수직 신호선(VLIN)과 접지점 간에 접속되고, 그 게이트에는 바이어스 발생 회로(23)로부터 바이어스 전압(WL)이 인가된다. CDS 회로(13) 및 ADC(14) 중에는, 노이즈 캔슬러용의 용량(C1, C2)이 배치됨과 함께, 수직 신호선(VLIN)의 신호를 전달하기 위한 트랜지스터(TS1), AD 변환용의 기준 파형을 입력하기 위한 트랜지스터(TS2), 및 2단의 콤퍼레이터 회로(COMP1, COMP2)가 배치되어 있다. 상기 콤퍼레이터 회로(COMP1, COMP2) 간에는, 커패시터(C3)가 접속된다. 상기 콤퍼레이터 회로(COMP1)는, 인버터(INV1)와, 이 인버터(INV1)의 입력단과 출력단 간에 전류 통로가 접속된 트랜지스터(TS3)로 구성되어 있다. 상기 콤퍼레이터 회로(COMP2)는, 인버터(INV2)와, 이 인버터(INV2)의 입력단과 출력단 간에 전류 통로가 접속된 트랜지스터(TS4)로 구성되어 있다. 상기 트랜지스터(TS1)의 게이트에는 타이밍 제네레이터(19)로부터 출력되는 펄스 신호(S1), 상기 트랜지스터(TS2)의 게이트에는 펄스 신호(S2), 상기 트랜지스터(TS3)의 게이트에는 펄스 신호(S3), 및 상기 트랜지스터(TS4)의 게이트에는 펄스 신호(S4)가 각각 공급된다. 상기 콤퍼레이터 회로(COMP2)로부터 출력되는 디지털 신호는 래치 회로(15)에서 래치되어, 라인 메모리(28-1, 28-2)에 입력된다. 라인 메모리 신호는 시프트 레지스터(16)를 작동시켜, 상기 라인 메모리(28-1, 28-2)로부터 10비트의 디지털 신호(OCT0∼OUT9)가 순차적으로 출력되게 되어 있다.

상기와 같은 구성에서, 예를 들면 수직 신호선(VLIN)의 n 라인의 신호를 읽어내기 위해서는, 펄스 신호(ADRESn)를 “H” 레벨로 함으로써 증폭용 트랜지스 터(Tb)와 부하용 트랜지스터(TLM)로 이루어지는 소스 폴로워 회로를 동작시킨다. 그리고, 포토 다이오드(PD)에서 광전 변환하여 얻은 신호 전하를 일정 기간 축적하여, 읽어내기를 행하기 전에 검출부(FD)에서의 암전류 등의 노이즈 신호를 제거하기 위해, 펄스 신호(RESETn)를 “H” 레벨로 설정하여 트랜지스터(Tc)를 온하고 검출부(FD)를 VDD 전압=2.8V로 세트한다. 이에 따라, 수직 신호선(VLIN)에는 기준으로 되는 검출부(FD)에 신호가 없는 상태의 전압(리셋 레벨)이 출력된다. 이때, 펄스 신호(S1, S3, S4)를 각각 “H” 레벨로 하여 트랜지스터(TS1, TS3, TS4)를 온 시킴으로써, ADC(14)의 콤퍼레이터 회로(COMP1, COMP2)의 AD 변환 레벨을 설정함과 함께, 수직 신호선(VLIN)의 리셋 레벨에 대응한 양의 전하를 용량(C1)에 축적한다.

다음으로, 펄스 신호(읽어내기 펄스)(READn)를 “H” 레벨로 하여 읽어내기 트랜지스터(Td)를 온시키고, 포토 다이오드(PD)에서 생성해 축적한 신호 전하를 검출부(FD)에 읽어낸다. 이것에 의해, 수직 신호선(VLIN)에는, 검출부(FD)의 전압(신호+리셋) 레벨이 읽어내어진다. 이때, 펄스 신호(S1)를 “H” 레벨, 펄스 신호(S3)를 “L” 레벨, 펄스 신호(S4)를 “L” 레벨, 펄스 신호(S2)를 “H” 레벨로 함으로써, 트랜지스터(TS1)가 온, 트랜지스터(TS3)가 오프, 트랜지스터(TS4)가 오프, 트랜지스터(TS2)가 온으로 되어, 「수직 신호선(VLIN)의 신호+리셋 레벨」에 대응하는 전하가 용량(C2)에 축적된다. 이때, 용량(C1)은, 콤퍼레이터 회로(COMP1)의 입력단이 하이 임피던스 상태로 되어 있기 때문에, 리셋 레벨이 유지된 상태로 되어 있다.

그 후, VREF 발생 회로(24)로부터 출력되는 기준 파형의 레벨을 증가(삼각 파(VREF)를 저레벨로부터 고레벨)시킴으로써 용량(C1과 C2)의 합성 용량을 통해, 콤퍼레이터 회로(COMP1, COMP2)에서 AD 변환한다. 상기 삼각파는, 10비트(0∼1023레벨)로 발생시키고, AD 변환 레벨을 10비트의 카운터로 판정하여 래치 회로(15)에서 데이터를 보유한다. 1023레벨의 AD 변환 후, 래치 회로(15)의 데이터를 라인 메모리(28-1, 28-2)에 전송하고 있다. 상기 용량(C1)에 축적한 리셋 레벨은, 용량(C2)에 축적한 리셋 레벨과 극성이 반대가 되기 때문에, 리셋 레벨은 캔슬되어, 실질적으로 용량(C2)의 신호 성분으로 AD 변환이 실행된다. 이 리셋 레벨을 제거하는 동작을 저노이즈화 처리 동작(CDS 동작: Correlated Double Sampling, 상관 이중 샘플링)이라고 부른다. 이 AD 변환 동작을 1 수평 주사 기간에 2회 실행하기 위해, VREF 발생 회로(24)에서 삼각파(VREFTL, VREFTS)를 발생시켜, 트랜지스터(TS2)의 전류 통로의 일단에 공급하고 있다.

도 3은, 상기 도 1 및 도 2에 도시한 CMOS 이미지 센서의 동작 타이밍을 나타내는 파형도이다. VGA 센서의 경우에는, 1 프레임이 30Hz이고 수평 주사수가 525H로 구동되고 있다. 수직의 n 라인에서는 포토 다이오드(PD)에서 광전 변환을 행하여 발생한 전하를 축적하는 축적 시간 TL=525H로 한다. 수평 동기 펄스(HP)에 동기하여 화소부(12)에 펄스 신호(RESETn, READn, ADRESn)를 공급하고, 포토 다이오드(PD)에서 광전 변환을 행하여, 검출부(FD)에 축적된 신호 전하량을 검출하여 읽어낸다. 이때, VREF의 진폭은, 중간 레벨로 설정하여 읽어내고 있다. 이 중간 레벨은, 화소부(12)의 차광 화소(OB)부가 64LSB로 되도록 센서 내에서 자동 조정한다. 이 읽어낸 신호는 수평 주사 기간의 전반 0.5H 기간에 기준 파형으로서 삼각 파를 발생시켜 10비트의 AD 변환을 실시한다. AD 변환한 신호(디지털 데이터)는 래치 회로(15)에 보유하고, 다음의 수평 주사 기간에 센서 코어부(11)로부터 STL 신호로서 출력한다.

여기에서, 수직의 n 라인의 포토 다이오드(PD)에서 광전 변환하여 축적하는 노광 시간(축적 시간) TL=525H로 한다. 또한, 짧은 노광 시간을 TS=66H로 하였다. 노광 시간이 긴 TL은 읽어내기 펄스(READ)의 진폭을 고레벨(Vp)=2.8V로 제어하고 있다. 짧은 노광 시간(TS)은 읽어내기 펄스(READ)의 진폭을 중레벨(Vm)=1.4V로 제어하고 있다. 이러한 진폭 레벨이 상이한 펄스 신호(READ)를 발생시키기 위해, 상기 펄스 진폭 제어 회로(29)에 의해 펄스 신호(READ)의 진폭을 제어하고 있다. 또한, 상기 노광 시간(TL)은 ES 레지스터(21)로 1H마다 제어할 수 있다. 또한, 본 출원인에 의한 특허 문헌 3에 기재한 기술을 적용함으로써, 1H보다 짧은 노광 시간으로 제어할 수 있다. 즉, 도 3의 시각 t2∼t4가 1H의 기간으로 되어 있으므로, 이 1H의 기간 내에 H/2나 H/4로 전하를 배출하는 기간을 마련하면 된다. 또한, 노광 시간(TS)은 WD 레지스터(27)로 1H마다 제어할 수 있다.

포토 다이오드(PD)로부터의 제1회째의 읽어내기 동작시(t4)는, 수평 동기 펄스(HP)에 동기하여 화소부(12)에 펄스 신호(RESETn, READn, ADRESn)를 공급하고, 포토 다이오드(PD)에서 광전 변환하여 축적한 신호 전하를 읽어낸다. 이때의 펄스 신호(READ)의 진폭은 중레벨(Vm)로 설정한다. 1회째에 읽어내는 신호 전하는 축적 시간 525H의 도중(t2)에 중레벨(Vm)의 펄스 신호(READ)를 공급하고 포토 다이오드(PD)의 일부의 신호 전하를 읽어내 배출한다. 그리고, 시각 t2∼t4의 기간에 재 축적한 신호를 포토 다이오드(PD)로부터 읽어낸다(t4).

이 읽어낸 신호는, 수평 주사 기간의 전반 0.5H 기간에 기준 파형으로서 삼각파를 발생시켜 10비트의 AD 변환을 행한다. AD 변환한 신호는 래치 회로(15)에 공급하여 보관하고, 라인 메모리(MSTS)(28-1)에 기억해 둔다. 포토 다이오드(PD)로부터의 제2회째의 읽어내기 동작시(t5)에는, 1회째의 0.5H 후에 화소부(12)에 펄스 신호(RESETn, READn, ADRESn)를 공급하고 포토 다이오드(PD)에서 광전 변환하여 축적한 신호 전하를 읽어낸다. 이때의 펄스 신호(READ)의 진폭은 고레벨(Vp)로 설정한다.

다음으로, 포토 다이오드(PD)부에서 광전 변환하여 축적한 TL=525H의 신호 전하를 1회째와 마찬가지로 화소부(12)에 펄스 신호(RESETn, READn, ADRESn)를 공급하여 읽어낸다. 이 읽어낸 신호는 수평 주사 기간의 후반 0.5H 기간에 기준 파형으로서 삼각파를 발생시켜 10비트의 AD 변환을 실시한다. AD 변환한 신호는 래치 회로(15)에 보유하고, 라인 메모리(MSTL)(28-2)에 입력하여 기억한다. 이와 같이 하여 기억한 라인 메모리(28-1, 28-2)의 데이터(디지털 신호)(STS, STL)는, 다음의 1 수평 주사 기간에 라인 메모리(28-1, 28-2)로부터 읽어내지고, 와이드 다이나믹 레인지 믹스(WDM) 회로(18)에 공급되어 신호 처리된다.

다음으로, 포토 다이오드(PD)부의 신호 전하의 축적에 대해 설명한다. 시각 t0에서는 펄스 신호(READ)로서 2.8V를 인가함으로써, 포토 다이오드(PD)부의 신호 전하를 모두 배출한다. 시각 t1에서는 포토 다이오드(PD)부에서 광전 변환한 신호를 축적하고 있다. 시각 t2에서는 펄스 신호(READ)의 전압=1.4V에서 포화 신호량 (φVp)의 약 1/2의 신호를 포토 다이오드(PD)부로부터 읽어내어 배출하고 있다. 신호(STS2)의 과대 신호는 φVm으로 슬라이스된다. 신호(STL)는 신호량이 적기 때문에 배출되지 않는다. 시각 t3에서는 포토 다이오드(PD)부에서 재축적을 실시하고 있다. 시각 t4에서는 펄스 신호(READ)의 전압=1.4V에서 φVm보다 큰 신호 전하를 신호 STS로서 읽어내고 있다. 이에 따라, SVm보다 큰 신호 STS1이나 STS2 등이 출력된다. 이때, 신호(STL)는 레벨이 충분히 작기 때문에 읽어내지지 않는다. 다음의 시각 t5에서는, 포토 다이오드(PD)부의 φVm 이하의 신호 전하가 STL로서 읽어내어진다. 시각 t4일 때, 곡률(Knee)점 이하의 신호 STS1 또는 STL은, 시각 t2에서 포토 다이오드(PD)부로부터 배출되지 않기 때문에, 연속적으로 축적한 신호 전하로 된다. 한편, 시각 t2에서 포토 다이오드(PD)부로부터 배출되는 신호 STS2는 φVm 레벨로 슬라이스되기 때문에, 외관상 축적 시간이 정지한 상태로 된다. 광전 변환 특성의 기울기는 굴곡점을 경계로 변화한다. 즉, 시각 t4에서 읽어낸 신호 STS에 굴곡점을 갖는 신호가 출력된다.

상기와 같은 구성에 따르면, 1 수평 주사 기간에 노광 시간이 긴 신호와 짧은 신호를 제각기 AD 변환하여 출력하고, 읽어낸 2개의 디지털 신호를 가산하므로, 화질의 저하를 초래하지 않고 다이나믹 레인지를 확대할 수 있다.

[제2 실시 형태]

도 4는, 상기 도 1 및 도 2에 도시한 CMOS 이미지 센서의 광전 변환 특성을 나타내고 있다. 신호(STL)는 SVm 레벨에서 포화한다. 신호(STL)가 포화하면, 신호(STS)가 출력된다. 상기 신호(STS)의 레벨이 증대하면, 굴곡점으로 되어 기울기 가 축적 시간비 TS/TL분만큼 억압된다. 이 때문에, 상기 도 1에 도시한 바와 같은 구성의 WDM 회로(18)에서 신호 처리하면, 신호(STS)의 소 신호측이 크게 증폭되어 가산되기 때문에, 가산 출력 신호(SF)는 SVm 이상으로 레벨이 상승된다. 굴곡점 이후의 기울기는 신호(STL)와 같게 되지만, 오프셋분만큼 상승하게 된다. 그러나, 축적 시간비 TS/TL가 충분히 작은 경우는, 굴곡점이 거의 φVm과 같은 레벨로 되기 때문에 실용 가능해진다.

또한, 도 3에 도시한 파형도에서, 시각 t4의 READ 전압을 1.4V 보다 작게 함으로써 굴곡점 이상만 읽어내도록 조정함으로써 실용화할 수 있다. 그러나, 전원 전압의 변동이나 샘플간에서의 격차에 대응시키기 위해 시스템이나 조정이 복잡하게 된다.

도 5는, 본 발명의 제2 실시 형태에 따른 고체 촬상 장치에 대해 설명하기 위한 것으로, 증폭형 CMOS 이미지 센서의 개략 구성을 도시하는 블록도이다. 본 제2 실시 형태는, 상기 와이드 다이나믹 레인지 믹스(WDM) 회로(18)의 회로 구성을 변경하여 상기 제1 실시 형태를 개량하여, 오프셋에 의한 영향을 억제한 것이다.

도 5에서, 상기 도 1과 동일한 구성부에는 동일한 부호를 부여하고 그 상세한 설명은 생략한다. 또한, 화소부(12), CDS 회로(13) 및 ADC(14)의 구체적인 구성은 도 2와 마찬가지의 구성으로 되어 있다.

이 증폭형 CMOS 이미지 센서에서의 WDM 회로(18)는, 흑 레벨의 64LSB를 감산 처리하는 연산 회로(32-1, 32-2), 판정 회로(비교 A, 비교 B)(34-1, 34-2), 스위치(35-1, 35-2), 가산 회로(36), 화이트 밸런스 처리 회로(WB)(37), 압축 회로(38) 및 증폭 회로(39)를 구비하여 구성되어 있다. 도 1에 도시한 회로와 마찬가지로, 이 WDM 회로(18)에는 상기 라인 메모리(28-1)에 기억한 노광 시간이 짧은 신호(STS)와, 상기 라인 메모리(28-2)에 기억한 노광 시간의 긴 신호(STL)를 동시에 입력한다.

상기 감산 회로(32-2)로부터 신호(STS)가 출력되기 시작하면, 상기 판정 회로(34-2)에 의해 스위치(35-1)를 온하고, 가산 회로(36)를 동작시켜 신호(STS)와 신호(STL)를 가산한다. 이 가산 신호를 「STS+STL」이라고 표현한다. 신호(STS)가 출력되지 않을 때는, STS+STL=STL이 된다. 한편, 신호(STS)는, 증폭 회로(GA)(39)에 의해 축적 시간비 TL/TS배로 증폭되고 있다(GA=TL/TS).

그리고, 판정 회로(34-1)에서 「STS+STL＞GA*STS」를 판정하여 스위치(35-2)를 제어한다. 그리고, 노광 시간이 짧은 신호와 노광 시간의 긴 신호를 가산한 신호 「STS+STL」과, 노광 시간이 짧은 신호(STS)를 노광 시간이 짧은 신호와 긴 신호와의 비 TL/TS로 증폭한 신호 「GA*STS」를 비교하여, 전압에 대응하는 디지털값이 큰 쪽의 신호를 선택하도록 절환한다. 그 후에는, 화이트 밸런스(WB) 처리를 행하여 R, G, B 신호의 레벨을 같게 하고, 압축 회로(38)에서 신호를 10비트(DOUT0∼DOUT9)로 압축하여 출력한다.

도 6은, 상기 도 5에 도시한 CMOS 이미지 센서의 광전 변환 특성을 나타내는 특성도이다. 도 1에 도시한 회로와 마찬가지로, 신호(STL)는 SVm 레벨에서 포화한다. 신호(STL)가 포화하면 신호(STS)가 출력된다. 그리고, 신호(STS)가 임의의 레벨로 증가하면, 굴곡(Knee)점으로 되어 기울기가 축적 시간비 TS/TL분만큼 억압 된다.

그러나, 도 5에 도시한 바와 같은 WDM 회로(18)에서 처리하면, 굴곡점까지는, 환언하면 「STL+STS=GA*STS」까지는 신호(STL)와 신호(STS)가 직선으로 가산된 신호가 출력된다. 그리고, 굴곡점 이상에서는 신호(STS)가 GA배된 신호로 절환되어 신호(SF)로서 출력된다. 이와 같이, 굴곡점 이상으로 GA배된 신호로 절환함으로써 오프셋에 의한 영향을 억제할 수 있다.

전술한 바와 같이, 본 제2 실시 형태에 따르면, 전원 전압이나 센서의 동작 온도의 영향을 받기 어려운 안정된 다이나믹 레인지의 확대 동작을 실시할 수 있다. 또한, 노광 시간이 상이한 신호 전하를, 동일한 포토 다이오드에 한정되지 않고, 검출부 혹은 축적부(축적부를 갖는 센서의 경우)에서 축적하고, 축적한 신호 전하를 제각기 읽어내는 동작을 행하여, 노광 시간이 짧은 신호를 노광 시간(축적 시간)의 비로 증폭하여 노광 시간이 긴 신호와 합성함으로써 다이나믹 레인지를 확대하는 동작에서, 광전 변환 특성의 직선성을 개선함으로써, 고휘도 부분의 색재현성을 개선할 수 있다.

[제3 실시 형태]

그런데, 전술한 제2 실시 형태에서, 보다 정확하게는 도 7에 도시하는 바와 같이, 신호(STS)의 굴곡점 부근에서는 포트 다이오드(PD)부가 불완전 전송 동작으로 된다. 이 때문에, 잔상 성분이 발생하여 신호를 읽어내기 어려운 상태가 되어 완만하게 커브된다. 한편, 포토 다이오드(PD)부에는 굴곡점보다 충분히 큰 신호 전하가 존재할 때는, 신호 전하 자신이 바이어스 차지가 되어 잔상이 억제되기 때 문에 잔상은 발생하지 않고 직선으로 변화한다. 이 완만한 커브를 갖는 굴곡점을 WDM 처리하면, 합성 신호(SF)는 굴곡점 부근에서 직선성이 손상된다. 실험에서는 이상적인 특성에 대해 최대 5%의 저하가 발생하였다.

도 8은, 본 발명의 제3 실시 형태에 따른 고체 촬상 장치에 대해 설명하기 위한 것으로, 증폭형 CMOS 이미지 센서의 개략 구성을 도시하는 블록도이다. 본 제3 실시 형태는, 전술한 제2 실시 형태를 더욱 개량하여, 잔상 성분에 의해 합성 신호(SF)의 직선성이 굴곡점 부근에서 손상되는 것을 억제하는 것이다.

즉, 도 8에 도시하는 회로는, 도 5에 도시한 증폭형 CMOS 이미지 센서에서의 WDM 회로(18) 중에, 신호(STS)를 증폭하는 게인 회로(GB)(40)를 설치한 것이다. 이 게인 회로(40)의 증폭률은 GB 파라미터(41)에 의해 설정된다. 또한, 상기 변경에 수반하여 판정 회로(34-1, 34-2)의 내부 구성도 변경하였다. 판정 회로(34-2)는, 신호(GB*STS)가 출력되기 시작하면 가산 회로(36)를 동작시켜, 신호 「GB*STS+STL」을 출력한다. 신호(GB*STS)가 출력되지 않을 때는, 「GB*STS+STL=STL」로 된다. 한편, 신호(GB*STS)는 증폭 회로(GA)에서 축적 시간비 TL/TS배 증폭하고 있다. 그리고, 판정 회로(34-1)에서 「GB*STS+STL＞GB*(GA*STS)」를 판정하여 신호를 절환하도록 하고 있다.

다른 기본적인 구성은 도 5와 마찬가지이므로, 동일한 구성부에 동일한 부호를 부여하고 그 상세한 설명은 생략한다. 또한, 화소부(12), CDS 회로(13) 및 ADC(14)의 구체적인 구성은 도 2와 마찬가지의 구성으로 되어 있다.

도 9는, 상기 도 8에 도시한 CMOS 이미지 센서의 광전 변환 특성을 나타내는 특성도이다. 게인 회로(GB)(40)의 증폭률은, 굴곡점 부근의 증폭률을 최대 1.05배로 되도록 저항 콘덴서의 시정수에 가까운 증폭 패턴으로 GB 파라미터(41)를 설정하고 있다. 이 GB 파라미터(41)는 축적 시간비 TL/TS에 따라 변경할 수 있게 되어 있다.

[제4 실시 형태]

도 10은, 본 발명의 제4 실시 형태에 따른 고체 촬상 장치에 대해 설명하기 위한 것으로, 증폭형 CMOS 이미지 센서의 개략 구성을 도시하는 블록도이다. 본 제4 실시 형태에서는, 도 8에 도시한 CMOS 이미지 센서에 대해, VREAD 제어 회로(42)에서 펄스 신호(READ)의 LO 레벨을 VRDL 전압으로 설정한다. HI 레벨은, VRDp와 VRDm 전압을 절환할 수 있다. 이 동작에 맞추어, WDM 회로(18) 내에 증폭 회로(GC)(43)를 마련하여, 이 증폭 회로(43)의 증폭률을 GC 파라미터(44)에 의해 설정하도록 구성하고 있다.

도 10에서, 상기 도 8과 동일한 구성부에는 동일한 부호를 부여하고 그 상세한 설명은 생략한다. 또한, 화소부(12), CDS 회로(13) 및 ADC(14)의 구체적인 구성은 도 2와 마찬가지의 구성으로 되어 있다.

도 11은, 상기 도 10에 도시한 CMOS 이미지 센서의 동작 타이밍을 나타내는 파형도이다. 도 3에 비해 펄스 신호(RESET)와 펄스 신호(READ)가 상이하다. 펄스 신호(RESET)는, 대부분의 기간을 2.8V의 온 상태로 하고, 포토 다이오드로부터 넘치는 신호 전하를 리셋하고 있다. 그리고, 화소로부터 리셋 레벨과 신호 레벨을 읽어낼 때만 0V로 설정하고 있다. 한편, 펄스 신호(READ)는 LO 레벨을 VRDL=1V로 설정하고 있다. 중간 레벨은, VRDm=1.4V, HI 레벨을 VRDp=2.8V로 설정하고 있다. 이 동작에 의해, 포토 다이오드(PD)부에 축적되는 신호 전하는 φVRDL 보다 큰 신호는 클립되지만, 강한 입력 광량으로 포토 다이오드(PD)부의 신호 전하가 증가한다. 이 변화점을 Knee2라고 한다. 이 증가는 입력 광량에 대해 대수적으로 증가한다. 적은 입력 광량일 때에는, 포토 다이오드(PD)부로부터 읽어내기 트랜지스터(Td)를 거쳐 FD로 흘러나오는 신호량은 작다. 그러나, 큰 입력 광량일 때에는, 포토 다이오드(PD)부로부터 읽어내기 트랜지스터(Td)를 거쳐 FD로 흘러나오는 신호량이 커진다. 즉, 큰 신호일수록 포토 다이오드(PD)에 남기 어려워진다. 포토 다이오드(PD)부의 신호는 입력 광량에 비례하여 대수적으로 신호 전하가 증가하는 신호(STSlog)로 된다.

또한, VRDL=1V로 하였지만, VRDL=0V로 하여, 읽어내기 트랜지스터(Td)를 디플레션형으로 함으로써, 0V를 온 상태라고 해도 된다.

도 12는, 상기 도 10에 도시한 CMOS 이미지 센서의 광전 변환 특성을 나타내고 있다. 신호(STS)는, Knee2 보다 큰 광량일 때에, 신호(STSlog)는 대수적으로 HI 레벨이 압축된다. WDM 회로(18)의 Knee2 이상의 GC 파라미터를 log 특성의 역대수의 게인 설정으로 함으로써, GC*STS는 STSlog 신호 영역이 직선으로 변환된다. 이 결과, 신호(SF)도 직선으로 변환된다. 이 직선화 동작에 의해, 신호 레벨이 상이한 컬러 촬상의 R, G, B 신호의 화이트 밸런스(WB)의 정밀도가 향상한다. 이 log 영역에서는 고휘도 신호이기 때문에 대부분이 백색 신호가 되기 쉽다. 따라서, R, B 신호를 G 신호로 치환함으로써, 착색이 없는 백 신호로 치환하여도 된다. 그렇게 하면, R, G, B 신호의 log 커브 특성의 선형 변환 처리로 신호 레벨이 어긋나 있어도 문제로 되지 않는다.

또한, Knee1로부터 Knee2까지의 축적 시간비를 1/8로부터 1/16로 함으로써, 중 휘도의 광 입력 신호의 분해능(디지털 신호의 비트수)을 그만큼 저하시키지 않고 색 재현성을 확보할 수 있다. 또한, 고휘도의 신호도 얻을 수 있다(제2 실시 형태에서는, 고휘도의 신호를 얻고자 하면, 축적 시간비를 1/128로 하고 있었기 때문에 중휘도의 분해능을 높게 할 수 없다).

도 13에 도시하는 바와 같이, 포토 다이오드(PD)부의 2 분할 읽어내기에 의해, 신호(STS)는 안정된 Knee1과 Knee2의 커브 보정을 할 수 있다. 포토 다이오드(PD)부에서 축적하고 있는 신호 전하는 각 화소의 읽어내기 트랜지스터(Td)의 임계치 전압(Vth)의 격차에 의해, Knee1과 Knee2의 2개의 굴곡점이 광량과 발생 레벨에서 크게 격차가 생긴다(PD1, PD2, PD3). 한편, 본 발명의 실시 형태에서는, 읽어내기 신호(STS)의 Knee1과 Knee2는 광량에 대한 발생 레벨이 화소마다 상이하지만, Knee1 혹은 Knee2가 발생하는 출력 레벨은 거의 일치하고 있다. 이 때문에, 굴곡점의 레벨을 보정하기 위한 게인 회로(GB) 혹은 증폭 회로(GC)는 높은 정밀도로 보정할 수 있다. 이 굴곡점의 발생 레벨은 전원 전압이나 센서의 동작 온도에 거의 의존하지 않고, Knee1은 축적 시간비 TL/TS에 크게 의존한다. 이 축적 시간비가 커지는 만큼 발생 레벨은 작아져 커브도 급격해진다.

한편, Knee1과 Knee2의 차이는, 읽어내기 전압 VRDm과 VRDL의 차이에 의존하고, LOG 특성의 커브는 포토 다이오드(PD)와 읽어내기 게이트 구조에 의존한다. 따라서, 이들의 정보를 GB 파라미터(41) 혹은 GC 파라미터(44)에 보존하여 대응하면 된다.

전술한 바와 같이, 본 발명의 제1 내지 제4 실시 형태에서는, 컬럼 ADC형 CMOS 센서에서, 1 수평 주사 기간에 노광 시간이 긴 신호와 짧은 신호를 제각기 AD 변환하여 출력하여, 읽어낸 2개의 신호를 노광 시간의 비 TL/TS로 증폭하고 절환하여 선형 변환함으로써 다이나믹 레인지가 넓은 CMOS 센서를 실현할 수 있다.

제2 내지 제4 실시 형태에서는, 또한 노광 시간이 짧은 신호는 오프셋을 포함한 광전 변환의 기울기를 갖고 있어, 절환시에 선형 변환할 수 없기 때문에 오프셋에 의한 문제를 해결하였다.

이와 같이, 본 발명의 각 실시 형태에 따르면, 전원 전압이나 센서의 동작 온도의 영향을 받기 어려운 안정된 와이드 다이나믹 레인지 동작을 실시할 수 있다. 또한, 노광 시간이 상이한 신호 전하를, 동일한 포토 다이오드에 한정되지 않고 검출부 혹은 축적부(축적부를 갖는 센서의 경우)에서 축적하고, 축적한 신호 전하를 제각기 읽어내는 동작을 실시하여, 노광 시간이 짧은 신호를 노광 시간(축적 시간)의 비로 증폭하여 노광 시간이 긴 신호와 합성하는 다이나믹 레인지를 확대 동작에서, 광전 변환 특성의 직선성을 개선함으로써, 고휘도 부분의 색 재현성을 개선할 수 있다. 또한, 굴곡점 부근의 커브로 되는 특성에 의한 색 재현성 열화를 개선할 수 있다.

전술한 바와 같이, 본 발명의 일 실시 형태에 따르면, 화질의 저하를 초래하지 않고 다이나믹 레인지를 확대할 수 있는 고체 촬상 장치를 얻을 수 있다.

또한, 상기 제1 내지 제4 실시 형태에서는, 고체 촬상 장치로서 증폭형 CMOS 이미지 센서를 예로 들어 설명했지만 다른 고체 촬상 장치에 적용할 수 있음은 물론이다.

또한, 1개의 셀(화소)이 4개의 트랜지스터(Ta, Tb, Tc, Td)와 포토 다이오드(PD)로 구성되는 구성을 예로 들었지만, 다른 여러 가지의 구성에 적용 가능하다. 예를 들면, 셀이 3개의 트랜지스터(Tb, Tc, Td)와 포토 다이오드(PD)로 구성되는 구성에도 적용할 수 있다. 이 셀 구조의 경우에는, 도 1 및 도 2에서의 행 선택 트랜지스터(Ta)를 제거하고, 증폭 트랜지스터(Tb)의 전류 통로를 전원(VDD)과 수직 신호선(VLIN)간에 접속한다. 다른 구성은 도 1 및 도 2와 마찬가지이다. 그리고, 각 셀에는 펄스 신호(RESETn, READn)를 각각 공급하게 된다.

당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.

본 발명에 따르면, 화질의 저하를 초래하지 않고 다이나믹 레인지를 확대할 수 있는 고체 촬상 장치를 얻을 수 있다.

Claims

셀이 반도체 기판 상에 행 및 열의 2차원적으로 배치된 화소부 -상기 셀은 광신호를 전기 신호로 변환하는 광전 변환 수단과, 입사광을 상기 광전 변환 수단에서 광전 변환하여 얻은 신호 전하를 검출부에 읽어내는 읽어내기 수단과, 상기 검출부에 축적된 신호 전하에 대응하는 전압을 증폭하여 출력하는 증폭 수단과, 상기 검출부의 신호 전하를 리셋하는 리셋 수단을 구비함- 와,

상기 화소부로부터 출력되는 아날로그 신호를 디지털 신호로 변환하여 출력하도록 구성된 AD 변환 회로와,

상기 AD 변환 회로로부터 출력된 디지털 신호를 기억하도록 구성된 라인 메모리와,

상기 화소부 및 상기 AD 변환 회로를 제어하여, 1 프레임의 전하의 축적 기간에서 노광 시간이 상이한 복수의 아날로그 신호를 상기 AD 변환 회로에서 AD 변환시켜 상기 라인 메모리에 전송하도록 구성된 제어 회로와,

상기 라인 메모리로부터 노광 시간이 상이한 복수의 디지털 신호가 공급되고, 노광 시간이 짧은 신호와 노광 시간이 긴 신호를 가산한 제1 신호와, 노광 시간이 짧은 신호를 노광 시간이 짧은 신호와 긴 신호의 비로 증폭한 제2 신호를 비교하여, 큰 쪽의 신호를 선택하여 출력하도록 구성된 합성 회로

를 구비하는 고체 촬상 장치.
제1항에 있어서,

상기 합성 회로는, 노광 시간이 짧은 신호와 노광 시간이 긴 신호를 가산하기 전에, 노광 시간이 짧은 신호의 일부를 강조하기 위해 증폭하도록 구성된 증폭 회로를 구비하는 고체 촬상 장치.
제1항에 있어서,

상기 합성 회로는, 읽어낸 노광 시간이 짧은 신호와 노광 시간이 긴 신호를 노광 시간의 역대수로 증폭하여 가산하도록 구성된 역대수 증폭 회로를 더 구비하는 고체 촬상 장치.
제1항에 있어서,

상기 읽어내기 수단을 열린 상태로 설정하는 중레벨의 전압을 출력하고, 상기 화소 중의 검출부에 신호 전하를 배출시키도록 구성된 펄스 진폭 제어 회로를 더 구비하는 고체 촬상 장치.
제1항에 있어서,

상기 광전 변환 수단은, 애노드가 접지된 포토 다이오드인 고체 촬상 장치.
제1항에 있어서,

상기 읽어내기 수단은, 전류 통로의 일단이 상기 포토 다이오드의 캐소드에 접속되고, 전류 통로의 타단이 상기 검출부에 접속되고, 게이트에 읽어내기 펄스가 공급되는 읽어내기 트랜지스터인 고체 촬상 장치.
제1항에 있어서,

상기 증폭 수단은, 게이트가 상기 검출부에 접속되고, 전류 통로의 일단이 수직 신호선에 접속된 증폭 트랜지스터인 고체 촬상 장치.
제1항에 있어서,

상기 리셋 수단은, 전류 통로의 일단이 전원에 접속되고, 전류 통로의 타단이 상기 검출부에 접속되고, 게이트에 리셋 펄스가 공급되는 리셋 트랜지스터인 고체 촬상 장치.
셀이 반도체 기판 상에 행 및 열의 2차원적으로 배치된 화소부와,

상기 화소부로부터 출력되는 아날로그 신호를 디지털 신호로 변환하여 출력하도록 구성된 AD 변환 회로와,

상기 AD 변환 회로로부터 출력된 디지털 신호를 기억하도록 구성된 라인 메모리와,

상기 화소부 및 상기 AD 변환 회로를 제어하여, 1 프레임의 전하의 축적 기간에서 노광 시간이 상이한 복수의 아날로그 신호를 상기 AD 변환 회로에서 AD 변환시켜 상기 라인 메모리에 전송하도록 구성된 제어 회로와,

상기 라인 메모리로부터 노광 시간이 상이한 복수의 디지털 신호가 공급되고, 노광 시간이 짧은 신호와 노광 시간이 긴 신호를 가산한 제1 신호와, 노광 시간이 짧은 신호를 노광 시간이 짧은 신호와 긴 신호의 비로 증폭한 제2 신호를 비교하여, 큰 쪽의 신호를 선택하여 출력하도록 구성된 와이드 다이나믹 레인지 믹스 회로

를 구비하는 고체 촬상 장치.
제9항에 있어서,

상기 와이드 다이나믹 레인지 믹스 회로는, 노광 시간이 짧은 신호와 노광 시간이 긴 신호를 가산하기 전에, 노광 시간이 짧은 신호의 일부를 강조하기 위해 증폭하도록 구성된 증폭 회로를 구비하는 고체 촬상 장치.
제9항에 있어서,

상기 와이드 다이나믹 레인지 믹스 회로는, 읽어낸 노광 시간이 짧은 신호와 노광 시간이 긴 신호를 노광 시간의 역대수로 증폭하여 가산하도록 구성된 역대수 증폭 회로를 더 구비하는 고체 촬상 장치.
제9항에 있어서,

상기 와이드 다이나믹 레인지 믹스 회로는, 상기 라인 메모리에 기억한 노광 시간이 짧은 신호로부터 흑 레벨의 소정의 하위 비트를 감산 처리하도록 구성된 제 1 감산 회로와, 상기 라인 메모리에 기억한 노광 시간이 긴 신호로부터 흑 레벨의 소정의 하위 비트를 감산 처리하도록 구성된 제2 감산 회로와, 상기 제1 감산 회로의 출력을 상기 노광 시간이 긴 신호와 상기 노광 시간이 짧은 신호와의 비에 대응하는 게인으로 증폭하도록 구성된 게인 회로와, 상기 게인 회로의 출력 신호와 상기 제2 감산 회로의 출력 신호를 가산하도록 구성된 가산 회로와, 상기 게인 회로와 상기 가산 회로 사이에 설치된 스위치와, 상기 제1 감산 회로로부터 신호가 출력되기 시작했을 때에 상기 스위치를 온 시키도록 구성된 판정 회로와, 상기 가산 회로로부터 출력되는 신호의 화이트 밸런스 처리를 행하여 R, G, B 신호의 레벨을 동일하게 하도록 구성된 화이트 밸런스 처리 회로와, 상기 화이트 밸런스 처리 회로의 출력 신호를 압축하여 출력하도록 구성된 압축 회로를 구비하는 고체 촬상 장치.
제11항에 있어서,

상기 와이드 다이나믹 레인지 믹스 회로는, 상기 라인 메모리에 기억한 노광 시간이 짧은 신호로부터 흑 레벨의 소정의 하위 비트를 감산 처리하도록 구성된 제1 감산 회로와, 상기 라인 메모리에 기억한 노광 시간이 긴 신호로부터 흑 레벨의 소정 하위 비트를 감산 처리하도록 구성된 제2 감산 회로와, 상기 제1 감산 회로의 출력과 상기 제2 감산 회로의 출력 신호를 가산하도록 구성된 가산 회로와, 상기 제2 감산 회로와 상기 가산 회로 사이에 설치된 제1 스위치와, 상기 제2 감산 회로로부터 신호가 출력되기 시작할 때에 상기 제1 스위치를 온 시키도록 구성된 제1 판정 회로와, 상기 제2 감산 회로의 출력을 상기 노광 시간이 긴 신호와 상기 노광 시간이 짧은 신호의 비에 대응하는 게인으로 증폭하도록 구성된 증폭 회로와, 화이트 밸런스 처리를 행하여 R, G, B 신호의 레벨을 동일하게 하도록 구성된 화이트 밸런스 처리 회로와, 상기 증폭 회로와 상기 화이트 밸런스 처리 회로, 및 상기 가산 회로와 상기 화이트 밸런스 처리 회로 중 한쪽을 선택적으로 접속하는 제2 스위치와, 상기 노광 시간이 긴 신호와 상기 노광 시간이 짧은 신호를 가산한 시간이 축적 시간비의 게인배를 초과한 것을 판정하여 상기 제2 스위치를 제어하도록 구성된 제2 판정 회로와, 상기 화이트 밸런스 처리 회로의 출력 신호를 압축하여 출력하도록 구성된 압축 회로를 구비하는 고체 촬상 장치.
제9항에 있어서,

상기 셀은, 광신호를 전기 신호로 변환하는 광전 변환기와, 입사광을 상기 광전 변환기에서 광전 변환하여 얻은 신호 전하를 검출부로 읽어내도록 구성된 읽어내기 회로와, 상기 검출부에 축적된 신호 전하에 대응하는 전압을 증폭하여 출력하도록 구성된 증폭기와, 상기 검출부의 신호 전하를 리셋하도록 구성된 리셋 회로를 구비하는 고체 촬상 장치.
제14항에 있어서,

상기 읽어내기 회로를 열린 상태로 설정하는 중레벨의 전압을 출력하고, 상기 화소 중의 검출부에 신호 전하를 배출시키도록 구성된 펄스 진폭 제어 회로를 더 구비하는 고체 촬상 장치.
제14항에 있어서,

상기 광전 변환기는, 애노드가 접지된 포토 다이오드이고,

상기 읽어내기 회로는, 전류 통로의 일단이 상기 포토 다이오드의 캐소드에 접속되고, 전류 통로의 타단이 상기 검출부에 접속되고, 게이트에 읽어내기 펄스가 공급되는 읽어내기 트랜지스터이고,

상기 증폭기는, 게이트가 상기 검출부에 접속되고, 전류 통로의 일단이 수직 신호선에 접속된 증폭 트랜지스터이며,

상기 리셋 회로는, 전류 통로의 일단이 전원에 접속되고, 전류 통로의 타단이 상기 검출부에 접속되고, 게이트에 리셋 펄스가 공급되는 리셋 트랜지스터인 고체 촬상 장치.
제9항에 있어서,

상기 셀은, 광신호를 전기 신호로 변환하는 광전 변환 수단과, 입사광을 상기 광전 변환 수단에서 광전 변환하여 얻은 신호 전하를 검출부에 읽어내도록 구성된 읽어내기 회로와, 상기 검출부에 축적된 신호 전하에 대응하는 전압을 증폭하여 출력하도록 구성된 증폭기와, 행을 선택하도록 구성된 행 선택 회로와, 상기 검출부의 신호 전하를 리셋하도록 구성된 리셋 회로를 구비하는 고체 촬상 장치.
제17항에 있어서,

상기 읽어내기 회로를 열린 상태로 설정하는 중레벨의 전압을 출력하고, 상기 화소 중의 검출부에 신호 전하를 배출시키도록 구성된 펄스 진폭 제어 회로를 더 구비하는 고체 촬상 장치.
제17항에 있어서,

상기 광전 변환기는, 애노드가 접지된 포토 다이오드이고,

상기 읽어내기 회로는, 전류 통로의 일단이 상기 포토 다이오드의 캐소드에 접속되고, 전류 통로의 타단이 상기 검출부에 접속되고, 게이트에 읽어내기 펄스가 공급되는 읽어내기 트랜지스터이고,

상기 증폭기는, 게이트가 상기 검출부에 접속되고, 전류 통로의 일단이 수직 신호선에 접속된 증폭 트랜지스터이고,

상기 행 선택 회로는, 전류 통로의 일단이 전원에 접속되고, 타단이 상기 증폭 트랜지스터의 전류 통로의 타단에 접속되고, 게이트에 어드레스 펄스가 공급되는 행 선택 트랜지스터이며,

상기 리셋 회로는, 전류 통로의 일단이 전원에 접속되고, 전류 통로의 타단이 상기 검출부에 접속되고, 게이트에 리셋 펄스가 공급되는 리셋 트랜지스터인 고체 촬상 장치.