KR100864622B1 - 이미지 센서용 화소 회로 및 샘플 및 홀더의 제어방법 - Google Patents

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Abstract

본 발명은 CMOS형 이미지 센서용 화소 회로 및 샘플 및 홀더의 제어방법에 관한 발명이다.
본 발명의 일측면은 입사되는 광에 대응하는 제1 전압 및 제2 전압-상기 제1 전압은 좁은 대역폭과 높은 감도를 가지며, 상기 제2 전압은 넓은 대역폭과 낮은 감도를 가짐-과 상기 제1 전압 및 상기 제2 전압의 잡음 성분에 각각 해당하는 제3 전압 및 제4 전압을 출력하는 화소 회로에 연결된 샘플 및 홀더의 제어 방법에 있어서, (a) 상기 샘플 및 홀더 회로가 상기 제1 전압 및 제3 전압을 샘플링하는 단계; (b) 상기 제1 전압과 상기 제3 전압의 차를 소정의 기준 전압과 비교하는 단계; 및 (c) 상기 샘플 및 홀더 회로가 상기 비교 결과에 따라 상기 제1 전압 및 상기 제3 전압을 유지하거나 상기 제1 전압 및 상기 제3 전압을 대신하여 상기 제2 전압 및 상기 제4 전압을 샘플링하는 단계를 포함하는 샘플 및 홀더 회로의 제어 방법을 제공한다.

Description

이미지 센서용 화소 회로 및 샘플 및 홀더의 제어방법{method for controlling pixel circuit and sample and holder of image sensor}
도 1은 일반적인 CMOS형 이미지 센서의 화소 회로를 나타내는 도면이다.
도 2는 도 1의 화소 회로(10)의 종래기술에 의한 제어 방법을 설명하기 위한 신호도이다.
도 3은 도 1의 화소 회로(10)를 도 2의 제어 방법으로 제어할 경우의 출력 특성을 나타내는 도면이다.
도 4는 본 발명의 실시예에 의한 제어방법을 설명하기 위한 신호도이다.
도 5는 도 4에 표현된 제어 방법에 의한 경우의 출력 특성을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 의한 샘플 및 홀더의 제어 방법을 나타내는 순서도이다.
도 7은 도 6의 제어 방법이 수행되는 샘플 및 홀더(41)를 개략적으로 나타내는 도면이다.
도 8은 본 발명의 다른 실시예에 의한 샘플 및 홀더의 제어 방법을 나타내는 순서도이다.
도 9는 도 8의 제어 방법이 수행되는 샘플 및 홀더(42)를 개략적으로 나타내 는 도면이다.
도 10은 도 8 및 9를 이용하여 설명한 샘플 및 홀더의 제어방법을 채용한 이미지 센서를 나타내는 도면이다.
도 11은 도 10의 ADC(80)를 상세히 설명하기 위한 도면이다.
도 12는 도 10 및 11에 표현된 이미지 센서의 동작을 설명하기 위한 타이밍 도로서, 특히 오버플로우가 발생하지 아니한 경우의 타이밍 도이다.
도 13은 도 10 및 11에 표현된 이미지 센서의 동작을 설명하기 위한 타이밍 도로서, 특히 오버플로우가 발생한 경우의 타이밍 도이다.
본 발명은 이미지 센서용 화소 회로 및 샘플 및 홀더의 제어방법에 관한 발명으로서, 보다 구체적으로 CMOS형 이미지 센서용 화소 회로 및 샘플 및 홀더의 제어방법에 관한 발명이다.
근래에 들어서, 디지털 카메라, 디지털 캠코더 및 이들의 기능을 포함하는 휴대폰 등이 널리 보급됨에 따라, 이미지 센서가 급속히 발전하고 있다. 이미지 센서는 광학 영상을 전기적인 신호로 변환시키는 반도체 장치로서, 크게 CCD(charge coupled device, 전하 결합 소자)형 이미지 센서와 CMOS(complementary metal oxide semiconductor, 상보성 금속 산화막 반도체)형 이미지 센서로 나눌 수 있다. 이들 중 CCD형 이미지 센서는 CMOS 회로와의 단일 칩화가 용이하지 아니하고, 소비 전력이 높다는 문제점이 있다. 이에 반하여, CMOS형 이미지 센서는 CMOS 회로와 단일 칩화가 용이하며, 소비 전력이 낮고, 일반적인 CMOS 공정을 사용하여 제조할 수 있다는 장점이 있다. 따라서, 최근에는 CMOS 이미지 센서에 대한 개발이 집중되고 있다.
도 1은 일반적인 CMOS형 이미지 센서의 화소 회로를 나타내는 도면이다. 도 1을 참조하면, 화소 회로(10)는 포토다이오드(PD), 트랜스퍼 트랜지스터(transfer transistor, M1), 리셋 트랜지스터(reset transistor, M2), 드라이브 트랜지스터(drive transistor, M3) 및 셀렉트 트랜지스터(select transistor, M4)를 포함한다. 화소 회로에 포함된 트랜지스터(M1, M2, M3, M4)는 CMOS 트랜지스터이다.
포토다이오드(PD)는 입력되는 광에 대응하는 전하를 생성하는 기능을 수행한다.
트랜스퍼 트랜지스터(M1)는 포토다이오드(PD)와 플로팅 확산 영역(FD) 사이에 연결되어 있으며, 트랜스퍼 신호(트랜스퍼 트랜지스터(M1)의 게이트에 인가되는 신호. φT)에 따라 동작한다. 플로팅 확산 영역(FD)은 포토다이오드(PD)에서 생성된 전하를 저장하는 기능을 수행한다. 트랜스퍼 신호(φT)에 의하여 트랜스퍼 트랜지스터(M1)가 오프(off) 상태가 되면 포토다이오드(PD)에서 생성된 전하는 플로팅 확산 영역(FD)로 전달되지 아니하고 포토다이오드(PD) 내에 축적된다. 또한, 트랜 스퍼 신호(φT)에 의하여 트랜스퍼 트랜지스터(M1)가 온(on) 상태가 되면 포토다이오드(PD)에 축적된 전하는 플로팅 확산 영역(FD)으로 전달된다.
리셋 트랜지스터(M2)는 전원전압과 플로팅 확산 영역(FD) 사이에 연결되어 있으며, 리셋 신호(리셋 트랜지스터(M2)의 게이트에 인가되는 신호. φR)에 따라 플로팅 확산 영역(FD)을 리셋시키는 기능을 수행한다.
드라이브 트랜지스터(M3)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 수행하여 플로팅 확산 영역(FD)의 전압을 증폭하여 출력한다. 소스 팔로워 버퍼 증폭기의 특성상 드라이브 트랜지스터(M3)의 전압 이득은 1일 수 있다.
셀렉트 트랜지스터(M4)는 셀렉트 신호(셀렉트 트랜지스터(M4)의 게이트에 인가되는 신호. φX)에 따라 동작하며, 드라이브 트랜지스터(M3)에서 출력되는 전압 즉 증폭된 플로팅 확산 영역(FD)의 전압을 출력한다.
도 2는 도 1의 화소 회로(10)의 종래기술에 의한 제어 방법을 설명하기 위한 신호도이다.
도 2를 참조하면, 한 주기 중에서 제1 기간(P1)에는 리셋 트랜지스터(M2)가 온이고, 셀렉트 트랜지스터(M4)가 오프인 상태에서, 트랜스퍼 트랜지스터(M1)가 온 상태가 되도록 트랜스퍼 신호(φT)를 인가하여, 플로팅 확산 영역(FD) 및 포토다이오드(PD)를 리셋한다.
제2 기간(P2)에는 트랜스퍼 트랜지스터(M1)가 오프 상태가 되도록 트랜스퍼 신호(φT)가 인가된다. 트랜스퍼 트랜지스터(M1)가 오프 상태이므로, 포토다이오드(PD)에서 생성된 전하는 포토다이오드(PD)에 축적된다.
제3 기간(P3)에는 트랜스퍼 트랜지스터(M1)가 온 상태가 되도록 트랜스퍼 신호(φT)가 인가되어, 포토다이오드(PD)에 축적된 전하가 플로팅 확산 영역(FD)로 이동한다. 이 기간에 리셋 트랜지스터(M2)가 오프 상태가 되도록 리셋 신호(φR)가 인가되어, 플로팅 확산 영역(FD)이 리셋되지 아니하도록 한다. 또한, 제3 기간(P3)에 셀렉트 트랜지스터(M4)가 온 상태가 되도록 셀렉트 신호(φX)가 인가되어, 화소 회로(10)는 플로팅 확산 영역(FD)에 위치한 전하에 대응하는 전압을 출력한다. 종래기술에 의한 화소 회로는 이와 같이 동작하여, 포토다이오드(PD)에 축적된 전하에 대응하는 전압을 출력한다.
도 3은 도 1의 화소 회로(10)를 도 2의 제어 방법으로 제어할 경우의 출력 특성을 나타내는 도면이다.
도 3을 참조하면, 빛의 세기(lux)가 소정 값 이하인 경우에는 빛의 세기가 증가함에 따라 출력도 변경된다. 이와 같이 빛의 세기가 증가함에 따라 출력이 변경되는 영역을 동작 범위라 한다.
빛의 세기가 소정 값 이상인 경우에는 빛의 세기가 증가하여도 출력이 변경되지 아니한다. 이와 같이 빛의 세기가 증가하여도 출력값이 증가하지 아니하는 이유는 일반적으로 오버플로우(overflow)의 발생 때문이다. 오버플로우란 포토다이오드(PD)에 소정 전하 이상이 충전되면, 트랜스퍼 트랜지스터(M1)가 오프 상태인 경 우에도 포토다이오드(PD)의 전하가 플로팅 확산 영역(FD)으로 이동하는 현상을 의미한다.
이와 같이 화소 회로의 종래기술에 의한 제어 방법은 오버플로우에 의하여 동작 범위가 제한되어, 동작 범위를 넘는 세기의 빛이 입력되는 경우에 측정을 하지 못하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 문제점들을 해결하기 위한 것으로서, 종래기술에 비하여 넓은 동작 범위를 가지는 CMOS형 이미지 센서용 화소 회로의 제어 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는 하나의 샘플 및 홀더를 사용하여 높은 감도와 좁은 동작범위를 가지는 제1 전압 및 낮은 감도와 넓은 동작범위를 가지는 제2 전압 중 어느 하나를 샘플링할 수 있는 이미지 센서용 샘플 및 홀더를 제공한다.
상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제1 측면은 입사되는 광에 대응하는 제1 전압 및 제2 전압-상기 제1 전압은 좁은 대역폭과 높은 감도를 가지며, 상기 제2 전압은 넓은 대역폭과 낮은 감도를 가짐-과 상기 제1 전압 및 상기 제2 전압의 잡음 성분에 각각 해당하는 제3 전압 및 제4 전압을 출력하 는 화소 회로에 연결된 샘플 및 홀더의 제어 방법에 있어서, (a) 상기 샘플 및 홀더 회로가 상기 제1 전압 및 제3 전압을 샘플링하는 단계; (b) 상기 제1 전압과 상기 제3 전압의 차를 소정의 기준 전압과 비교하는 단계; 및 (c) 상기 샘플 및 홀더 회로가 상기 비교 결과에 따라 상기 제1 전압 및 상기 제3 전압을 유지하거나 상기 제1 전압 및 상기 제3 전압을 대신하여 상기 제2 전압 및 상기 제4 전압을 샘플링하는 단계를 포함하는 샘플 및 홀더 회로의 제어 방법을 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어서는 안된다. 본 발명의 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되는 것이다.
도 4는 본 발명의 실시예에 의한 제어방법을 설명하기 위한 신호도이다. 도 4에 표현된 제어방법은 도 1에 표현된 CMOS형 이미지 센서용 화소 회로(10)를 제어하는데 사용될 수 있다.
도 1 및 4를 참조하면, CMOS형 이미지 센서용 화소 회로의 제어 방법은 제1 리셋 기간(P11), 제1 적분 기간(P12), 제1 출력 기간(P13), 제2 리셋 기간(P14), 제2 적분 기간(P15) 및 제2 출력 기간(P16)을 구비한다. 또한 CMOS형 이미지 센서용 화소 회로의 제어 방법은 제3 및 제4 출력 기간(P17, P18)을 더 구비할 수 있 다.
제1 리셋 기간(P11)에, 리셋 트랜지스터(M2) 및 트랜스퍼 트랜지스터(M1)가 온 상태가 되도록 리셋 신호(φR) 및 트랜스퍼 신호(φT)가 인가되며, 따라서 포토 다이오드(PD) 및 플로팅 확산 영역(FD)이 리셋된다. 바람직하게 셀렉트 트랜지스터(M4)가 오프 상태가 되도록 셀렉터 신호(φX)가 인가된다. 바람직하게, 제1 리셋 기간(P11)의 시점은 조절가능하며, 따라서 제1 리셋 기간(P11)의 시점의 조절은 전자 셔터(electronic shutter)로서 작용한다. 보다 구체적으로, 제1 리셋 기간(P11)의 시점이 빨라지면 제1 적분 기간(P12)이 길어지게 되며, 이는 노출 시간이 길어지는 것과 동일한 효과를 발생시킨다. 또한, 제1 리셋 기간(P11)의 시점이 늦어지면 제1 적분 기간(P12)이 짧아지게 되며, 이는 노출 시간이 짧아지는 것과 동일한 효과를 발생시킨다.
제1 적분 기간(P12)에, 트랜스퍼 트랜지스터(M1)가 오프 상태가 되도록 트랜스퍼 신호(φT)가 인가되어 포토다이오드(PD)에서 생성된 전하가 포토다이오드(PD)에 축적된다. 바람직하게 제1 적분 기간(P12)은 한 수직 기간(a vertical period; VP) 중 일부 기간에 수행된다. 일반적으로 수직 기간이란 화소 어레이(미도시)의 어느 한 행의 화소들의 전압이 출력되는 주기를 의미한다. 바람직하게 제1 적분 기간(P12)은 제2 적분 기간(P15)보다 길다.
제1 출력 기간(P13)에, 리셋 트랜지스터(M2)가 오프 상태가 되도록 리셋 신호(φR)가 인가되고, 셀렉트 트랜지스터(M4)가 온 상태가 되도록 셀렉터 신호(φX)가 인가된 상태에서, 트랜스퍼 트랜지스터(M1)가 온 상태가 되어 제1 적분 기 간(P12)동안 누적된 전하에 대응하는 전압(이하 제1 전압(VSN1)이라 함)이 화소 회로(10)로부터 출력된다.
제2 리셋 기간(P14)에, 리셋 트랜지스터(M2) 및 트랜스퍼 트랜지스터(M1)가 온 상태가 되도록 리셋 신호(φR) 및 트랜스퍼 신호(φT)가 인가되며, 따라서 포토 다이오드(PD) 및 플로팅 확산 영역(FD)가 리셋된다. 바람직하게, 제2 리셋 기간(P14)의 시점은 고정적이다.
제2 적분 기간(P15)에, 트랜스퍼 트랜지스터(M1)가 오프 상태가 되도록 트랜스퍼 신호(φT)가 인가되어 포토다이오드(PD)에서 생성된 전하가 포토다이오드(PD)에 누적된다. 바람직하게 제2 적분 기간(P15)은 한 수평 기간(a horizontal period; HP) 중 일부 기간에 수행된다. 일반적으로 수평 기간은 어느 한 행의 화소들의 전압이 출력되는 시점과 다음 행의 화소들의 전압이 출력되는 시점 사이의 기간을 의미한다. 바람직하게 제2 적분 기간(P15)은 제1 적분 기간(P12)보다 짧다. 일례로 제1 적분 기간(P12)은 근사적으로 한 수평 기간 내지 한 수직 기간의 범위에서 조절 가능하며, 제2 축적 기간(P15)은 한 수평 기간의 1/2에 해당할 수 있다.
제2 출력 기간(P16)에, 리셋 트랜지스터(M2)가 오프 상태가 되도록 리셋 신호(φR)가 인가되고, 셀렉트 트랜지스터(M4)가 온 상태가 되도록 셀렉터 신호(φX)가 인가된 상태에서, 트랜스퍼 트랜지스터(M1)가 온 상태가 되어 제2 적분 기간(P15)동안 누적된 전하에 대응하는 전압(이하 제2 전압(VSN2)이라 함)이 화소 회로(10)로부터 출력된다. 제1 출력 기간(P13)에 출력되는 제1 전압(VSN1)은 긴 적분 시간에 의하여 얻어진 전압이므로 높은 감도와 좁은 동작 범위를 가지며, 제2 출력 기간(P16)에 출력되는 제2 전압(VSN2)은 짧은 적분 시간에 의하여 얻어진 전압이므로 낮은 감도와 넓은 동작 범위를 가진다.
제3 출력 기간(P17)에, 리셋 트랜지스터(M2)가 온 상태가 되도록 리셋 신호(φR)가 인가되어 플로팅 확산 영역(FD)이 리셋되며, 셀렉트 트랜지스터(M4)가 온 상태가 되도록 셀렉터 신호(φX)가 인가되어 리셋된 후의 플로팅 확산 영역(FD)의 전압(이하 제3 전압(VN1)이라 함)이 출력된다. 제3 전압(VN1)은 제1 전압(VSN1)의 잡음 성분에 해당하는 전압으로서, 제1 전압(VSN1)에 포함된 잡음 성분을 제거하는 데 사용될 수 있다. 바람직하게, 제3 출력 기간(P17)은 제1 적분 기간(P12) 중에 수행될 수 있다.
제4 출력 단계(P18)에, 리셋 트랜지스터(M2)가 온 상태가 되도록 리셋 신호(φR)가 인가되어 플로팅 확산 영역(FD)이 리셋되며, 셀렉트 트랜지스터(M4)가 온 상태가 되도록 셀렉터 신호(φX)가 인가되어 리셋된 후의 플로팅 확산 영역(FD)의 전압(이하 제4 전압(VN1)이라 함)이 출력된다. 제4 전압(VN2)은 제2 전압(VSN2)의 잡음 성분에 해당하는 전압으로서, 제2 전압(VSN2)에 포함된 잡음 성분을 제거하는 데 사용될 수 있다. 바람직하게, 제4 출력 기간(P18)은 제2 적분 기간(P15) 중에 수행될 수 있다.
도 5는 도 4에 표현된 제어 방법에 의한 경우의 출력 특성을 설명하기 위한 도면이다.
도 5를 참조하면, 제1 전압(VSN1)에서 잡음 성분(VN1)을 제거한 값(VSN1- VN1)은 제1 적분 기간(P12) 즉 긴 적분 기간의 길이에 따라 달라질 수 있다. 도면에는 제1 적분 기간(P12)의 3가지 예들(제1 적분 기간이 1, 1/2 및 1/4 수직 기간에 해당하는 경우)만이 표현되어 있으나, 제1 적분 기간(P12)은 다양하게 설정 가능할 수 있다. 일례로 제1 적분 기간(P12)은 1 수직 기간 내지 1 수평 기간의 범위에서 1 수평 기간 단위로 선택될 수 있다. 제1 적분 기간(P12)이 짧아질수록, (VSN1-VN1)의 감도는 감소하며, 동작 범위는 증가한다.
제2 전압(VSN2)에서 잡음 성분(VN2)을 제거한 값(VSN2-VN2)은 제2 적분 기간(P15) 즉 짧은 적분 기간의 길이에 의하여 결정된다. 도면에는 제2 적분 기간(P15)이 1/2 수평 기간에 해당하는 예가 표현되어 있다. 제2 적분 기간(P15)은 매우 짧은 기간이므로, (VSN2-VN2)은 매우 낮은 감도와 매우 넓은 동작 범위를 가진다.
따라서, 본 발명의 실시예에 의한 제어 방법은 화소 회로(10)로부터 (VSN1-VN1) 및 (VSN2-VN2)를 얻을 수 있으므로, (VSN1-VN1)을 사용함으로써 감도를 높일 것인지, 아니면 (VSN2-VN2)를 사용함으로써 동작 범위를 넓힐 것인지를 선택할 수 있다는 장점이 있다. 보다 구체적으로, 본 발명의 실시예에 의한 제어 방법은 조명도가 낮은 경우에는 (VSN1-VN1)를 이용함으로써 높은 감도를 얻을 수 있으며, 조명도가 높은 경우에는 (VSN2-VN2)를 이용함으로써 넓은 동작 범위를 얻을 수 있다는 장점이 있다.
감도를 높일 수 있는 종래기술로서, 노출 시간을 줄이는 물리적인 셔터(shutter)가 있었다. 그러나, 이 셔터는 이미지 센서에 포함된 모든 화소에 적용 되므로, 동작 범위를 넓히기 위해서는 이미지 센서에 포함된 모든 화소의 감도를 떨어뜨려야 한다. 그러나, 본 발명의 실시예에 의한 제어 방법은 (VSN1-VN1) 및 (VSN2-VN2)을 출력하므로, 이후의 신호 처리를 통하여, 감도를 희생하더라도 동작 범위를 넓힐 것인지, 아니면 동작 범위를 희생하더라도 감도를 높일 것인지를 선택할 수 있다. 따라서, 본 발명의 실시예에 의한 제어 방법을 이미지 센서에 적용할 경우에, 이미지 센서에 포함된 화소 회로별로 서로 다른 선택이 가능하여, 이미지 센서에 포함된 일부의 화소 회로(낮은 조도의 광을 받는 화소 회로)는 높은 감도를 선택하고, 나머지 화소 회로는(높은 조도의 광을 받는 화소 회로)는 넓은 동작 영역을 선택할 수 있다.
도 6은 본 발명의 실시예에 의한 샘플 및 홀더의 제어 방법을 나타내는 순서도이다. 보다 구체적으로, 화소 회로에서 출력되는 제1 전압과 제2 전압을 별도의 샘플 및 홀더를 사용하지 아니하고, 즉 제1 전압의 샘플링 및 홀딩에 사용된 샘플 및 홀더를 제2 전압의 샘플링 및 홀딩에도 사용하여 샘플 및 홀더의 갯수를 줄일 수 있는 샘플 및 홀더 제어 방법을 나타내는 순서도이다. 도 7은 도 6의 제어 방법이 수행되는 샘플 및 홀더(41)를 개략적으로 나타내는 도면이다.
도 6 및 7을 참조하면, 제1 단계(S10)에서, 샘플 및 홀더(41)가 제1 전압(VSN1)을 샘플링한다.
제2 단계(S20)에서, 제1 전압(VSN1)과 기준 전압(Vref)을 비교한다. 기준 전압(Vref)은 오버플로우가 발생하였는지 여부를 판단할 수 있는 전압으로서, 일례 로, 오버플로우가 발생하기 직전의 제1 전압(VSN1)에 해당하는 값을 가질 수 있다. 비교 결과 오버플로우가 발생한 것으로 판단되는 경우에는, 제2 전압(VSN2)를 측정하기 위하여 제3 단계(S30)가 수행되고, 오버플로우가 발생하지 아니한 것으로 판단되는 경우에는, 제2 전압(VSN2)의 측정이 불필요하므로, 바로 제4 단계(S40)가 수행된다.
제3 단계(S30)에서, 제1 단계에서 사용된 샘플 및 홀더(41)를 이용하여 제2 전압(VSN2)을 샘플링한다.
제4 단계(S40)에서, 샘플 및 홀더(41)에 저장된 신호를 아날로그 디지털 변환 회로로 출력한다. 만일 제2 단계(S20)에서 오버플로우가 발생하지 아니한 것으로 판단된 경우에는 바로 제4 단계(S40)가 수행되므로 샘플 및 홀더(41)에는 제1 전압(VSN1)이 저장되어 있을 것이고, 따라서 제1 전압(VSN1)이 아날로그 디지털 변환회로로 출력될 것이다. 만일 제2 단계(S20)에서 오버플로우가 발생한 것으로 판단된 경우에는 제3 단계(S30)가 수행된 이후에 제4 단계(S40)가 수행되므로 샘플 및 홀더(41)에는 제2 전압(VSN2)이 저장되어 있을 것이고, 따라서 제2 전압(VSN2)이 아날로그 디지털 변환회로로 출력될 것이다. 제4 단계(S40)에서, 아날로그 디지털 변환 회로로 출력되는 신호가 제1 전압(VSN1)인지 제2 전압(VSN2)인지를 알리는 플래그 비트 또한 출력된다.
도 8은 본 발명의 다른 실시예에 의한 샘플 및 홀더의 제어 방법을 나타내는 순서도이다. 보다 구체적으로, 화소 회로, 일례로 도 1에 표현된 화소 회로(10)에 서 출력되는 제1 전압, 제3 전압, 제2 전압, 제4 전압을 별도의 샘플 및 홀더를 사용하지 아니하고, 즉 제1 전압의 샘플링 및 홀딩에 사용된 샘플 및 홀더를 제2 전압의 샘플링 및 홀딩에도 사용하고, 제3 전압의 샘플링 및 홀딩에 사용된 샘플 및 홀더를 제4 전압의 샘플링 및 홀딩에도 사용하여, 샘플 및 홀더의 갯수를 줄일 수 있는 샘플 및 홀더 제어 방법을 나타내는 순서도이다. 도 9는 도 8의 제어 방법이 수행되는 샘플 및 홀더(42)를 개략적으로 나타내는 도면이다.
도 8 및 9를 참조하면, 제1 단계(S11)에서, 샘플 및 홀더(41)가 제1 전압(VSN1)과 제3 전압(VN1)을 샘플링한다.
제2 단계(S21)에서, 제1 전압(VSN1)과 제3 전압(VN1)의 차에 해당하는 잡음이 제거된 제1 전압(VS1)과 기준 전압(Vref)을 비교한다. 기준 전압은 오버플로우가 발생하였는지 여부를 판단할 수 있는 전압으로서, 일례로, 오버플로우가 발생하였을 때의 잡음이 제거된 제1 전압(VS1)보다 약간 낮은 전압일 수 있다. 비교 결과 오버플로우가 발생한 것으로 판단되는 경우에는, 제2 전압(VSN2) 및 제4 전압(VN2)을 측정하기 위하여 제3 단계(S31)가 수행되고, 오버플로우가 발생하지 아니한 것으로 판단되는 경우에는, 제2 전압(VSN2) 및 제4 전압(VN2)의 측정이 불필요하므로, 바로 제4 단계(S41)가 수행된다.
제3 단계(S31)에서, 제1 단계에서 사용된 샘플 및 홀더(41)를 이용하여 제2 전압(VSN2)과 제4 전압(VN2)을 샘플링한다.
제4 단계(S41)에서, 샘플 및 홀더에 저장된 2개의 전압의 차에 대응하는 전압을 아날로그 디지털 변환 회로로 출력한다. 만일 제2 단계(S21)에서 오버플로우 가 발생하지 아니한 것으로 판단된 경우에는 바로 제4 단계(S41)가 수행되므로 샘플 및 홀더(41)에는 제1 전압(VSN1)과 제3 전압(VN1)이 저장되어 있을 것이고, 따라서 잡음이 제거된 제1 전압(VS1=VSN1-VN1)이 아날로그 디지털 변환회로로 출력될 것이다. 만일 제2 단계(S21)에서 오버플로우가 발생한 것으로 판단된 경우에는 제3 단계(S31)가 수행된 이후에 제4 단계(S41)가 수행되므로 샘플 및 홀더(41)에는 제2 전압(VSN2)과 제4 전압(VS2)이 저장되어 있을 것이고, 따라서 잡음이 제거된 제2 전압(VS2=VSN2-VN2)이 아날로그 디지털 변환회로로 출력될 것이다. 제4 단계(S41)에서, 아날로그 디지털 변환 회로로 출력되는 신호가 잡음이 제거된 제1 전압(VS1)인지 잡음이 제거된 제2 전압(VS2)인지를 알리는 플래그 비트 또한 출력된다.
도 10은 도 8 및 9를 이용하여 설명한 샘플 및 홀더의 제어방법을 채용한 이미지 센서를 나타내는 도면이고, 도 11은 도 10의 ADC(80)를 상세히 설명하기 위한 도면이다.
도 10 및 11을 참조하면 이미지 센서는 복수의 화소 회로를 포함하는 화소 어레이(20), 로우 구동부(30), 컬럼 구동부(61) 및 ADC(80)를 포함한다.
ADC(80)는 상호연관 이중 샘플링 회로(correlated double sampling circuit, 이하 간략히 CDS 회로라 함, 81), CDS 제어 회로(82), 비교기(83), 제1 래치(84), 카운터(85) 및 제2 래치(86)를 포함한다.
CDS 회로(81)는 일반적인 어떤 CDS 회로를 사용하여도 무방하다. CDS 회로(81)는 CDS 제어 회로(82)에서 출력되는 제3 및 제4 샘플링 신호(SSR', SSD')에 의하여 제어된다. 제1 기간(P31)에, CDS 회로(81)는 화소 회로(10)로부터 전달되는 제1 전압(VSN1) 및 제3 전압(VN1)을 샘플링하여 두 전압의 차에 해당하는 잡음이 제거된 제1 전압(VS1)을 비교기(83)로 출력한다. 제2 기간에, CDS 회로(81)는 오버플로우가 발생하지 않았음을 알리는 플래그 비트(OVS)가 CDS 제어 회로(82)로 입력되는 경우에는 제1 전압(VSN1) 및 제3 잡음 전압(VN1)을 그대로 유지하고, 오버플로우가 발생하였음을 알리는 플래그 비트(OVS)가 CDS 제어 회로(82)로 입력되는 경우에는 화소 회로(10)로부터 전달되는 제2 전압(VSN2) 및 제4 전압(VN2)을 샘플링하여 두 전압의 차에 해당하는 잡음이 제거된 제2 전압(VS2)을 비교기(83)로 출력한다.
CDS 제어 회로(82)는 제1 및 제2 샘플링 신호(SSR, SSD) 및 플래그 비트(OVS)를 입력받아, 제3 및 제4 샘플링 신호(SSR', SSD')를 출력한다. CDS 제어 회로(82)는 2개의 앤드(AND) 연산기를 포함할 수 있다. 제1 기간(P31)에, CDS 제어 회로(82)는 제1 및 제2 샘플링 신호(SSR, SSD)를 그대로 제3 및 제4 샘플링 신호(SSR', SSD')로서 출력한다. 제2 기간(P32)에, CDS 제어 회로(82)는 오버플로우가 발생하였음을 알리는 플래그 비트(OVS)를 입력받는 경우에 제1 및 제2 샘플링 신호(SSR, SSD)를 그대로 제3 및 제4 샘플링 신호(SSR', SSD')로서 출력하고, 오버플로우가 발생하지 않았음을 알리는 플래그 비트(OVS)를 입력받는 경우에 제1 및 제2 샘플링 신호(SSR, SSD)를 제3 및 제4 샘플링 신호(SSR', SSD')로 전달하지 아니한다.
비교기(83)는 램프 신호(RAMP)와 CDS 회로에서 출력되는 신호를 비교하여 그 결과를 출력한다. 제1 기간(P31)에, 비교기(83)는 기준 전압(Vref)에 해당하는 램프 신호(RAMP)와 잡음이 제거된 제1 전압(VS1)을 입력받아, 입력받은 2개의 전압 중 어느 전압이 더 큰지를 판단한 결과를 출력한다. 만일 오버플로우가 발생하였다면 잡음이 제거된 제1 전압(VS1)이 기준 전압(Vref)보다 클 것이므로, '1'에 해당하는 신호가 출력될 것이며, 오버플로우가 발생하지 았았다면 잡음이 제거된 제1 전압(VS1)이 기준 전압(Vref)보다 작을 것이므로, '0'에 해당하는 신호가 출력될 것이다. 이때 출력된 신호는 플래그 비트(OVS)에 해당하는 신호로서, 제 1 래치 제어신호(SP)에 의하여 제어되는 제1 래치(84)에 저장된다. 제2 기간(P32)에, 비교기(83)는 점차 전압값이 증가하는 램프 전압에 해당하는 램프 신호(RAMP)와 CDS 회로(81)의 출력을 입력받아, 입력받은 2개의 전압 중 어느 전압이 더 큰지를 판단한 결과를 출력한다. 이때, 만일 오버플로우가 발생하지 않았다면 CDS 회로(81)는 잡음이 제거된 제1 전압(VS1)을 출력할 것이며, 오버플로우가 발생하였다면 CDS 회로(81)는 잡음이 제거된 제2 전압(VS2)을 출력할 것이다.
제1 래치(84)는 비교기(83)에서 출력되는 플래그 비트(OVS)에 해당하는 신호를 저장하는 기능을 수행한다. 저장된 플래그 비트(OVS)는 CDS 제어 회로(82)에 입력되며, ADC(80)의 외부로 출력된다.
카운터(85)는 램프 전압의 값에 대응하는 디지털 값을 출력하는 기능을 수행한다.
제2 래치(86)는 점차 증가하는 램프 전압과 CDS 회로(81)의 출력을 비교한 결과를 비교기(83)로부터 입력받고, 카운터(85)로부터 램프 전압의 전압 값에 대응 하는 디지털 값을 입력받는다. 제2 래치(86)는 램프 전압이 CDS 회로(81)의 출력보다 커지는 순간의 디지털 값을 출력한다.
본 발명의 실시예에 의한 이미지 센서는 이와 같은 구성을 가짐으로써, 잡음이 제거된 제1 전압(VS1) 및 잡음이 제거된 제2 전압(VS2) 중 어느 하나를 디지털 변환한 값과 플래그 비트(OVS)를 출력한다.
도 12는 도 10 및 11에 표현된 이미지 센서의 동작을 설명하기 위한 타이밍 도로서, 특히 오버플로우가 발생하지 아니한 경우의 타이밍 도이다.
도 12를 참조하면, 제1 기간(P31)에, 제3 및 제4 샘플링 신호(SSR', SSD')에 의하여 CDS 회로(81)는 화소 회로(10)에서 출력되는 제1 전압(VSN1) 및 제3 전압(VN1)을 샘플링하여 잡음이 제거된 제1 전압(VS1)을 출력한다. 잡음이 제거된 제1 전압(VS1)은 제1 전압(VSN1) 및 제3 전압(VN1)의 차에 해당하는 전압일 수 있다. 오버플로우가 발생하지 아니하였으므로, 잡음이 제거된 제1 전압(VS1)은 기준 전압(Vref)보다 낮은 전압을 가지므로 비교기(83)는 '0'에 해당하는 전압을 출력하고, 결과적으로 플래그 비트(OVS)는 '0'이 된다.
제2 기간(P32)에, 화소 회로(10)가 제2 전압(VNS2) 및 제4 전압(VN2)을 출력한다. 또한, 플래그 비트(OVS)가 '0'이므로, '1'인 제1 및 제2 샘플링 신호(SSR, SSD)가 인가됨에도 불구하고, 제3 및 제4 샘플링 신호(SSR', SSD')는 계속 '0'인 상태를 유지한다. 따라서, CDS 회로(81)는 제2 전압(VNS2) 및 제4 전압(VN2)을 새로이 샘플링하지 아니하고, 이전의 제1 전압(VNS1) 및 제3 전압(VN1)을 그대로 유 지한다. 따라서, 비교기(83)는 점차 증가하는 램프 전압과 잡음이 제거된 제1 전압(VS1)을 비교한 결과를 출력하며, 제2 래치(86)는 카운터(85)에서 출력되는 값들 중 비교기(83)의 출력에 따라 선택된 값을 잡음이 제거된 제1 전압(VS1)에 대응하는 디지털 변환 값으로서 출력한다.
이미지 센서는 이와 같이 동작하여, 오버플로우가 발생하지 아니하는 경우에, '0'의 값을 가지는 플래그 비트(OVS)와 잡음이 제거된 제1 전압(VS1)에 대응하는 디지털 변환 값을 출력한다.
도 13은 도 10 및 11에 표현된 이미지 센서의 동작을 설명하기 위한 타이밍 도로서, 특히 오버플로우가 발생한 경우의 타이밍 도이다.
도 13을 참조하면, 먼저 제3 및 제4 샘플링 신호(SSR', SSD')에 의하여 CDS 회로(81)는 화소 회로(10)에서 출력되는 제1 전압(VSN1) 및 제3 전압(VN1)을 샘플링하여 잡음이 제거된 제1 전압(VS1)을 출력한다. 잡음이 제거된 제1 전압(VS1)은 제1 전압(VSN1) 및 제3 전압(VN1)의 전압 차에 해당하는 전압일 수 있다. 오버플로우가 발생하였으므로, 잡음이 제거된 제1 전압(VS1)은 기준 전압(Vref)보다 높은 전압을 가지므로 비교기(83)는 '1'에 해당하는 전압을 출력하고, 결과적으로 플래그 비트(OVS)는 '1'이 된다.
그 후, 화소 회로(10)가 제2 전압(VNS2) 및 제4 전압(VN2)을 출력한다. 또한, 플래그 비트(OVS)가 '1'이므로, '1'인 제1 및 제2 샘플링 신호(SSR, SSD)가 인가될 때, '1'인 제3 및 제4 샘플링 신호(SSR', SSD')가 인가된다. 따라서, CDS 회 로(81)는 제2 전압(VNS2) 및 제4 전압(VN2)을 새로이 샘플링하여, 잡음이 제거된 제2 전압(VS2)을 출력한다. 잡음이 제거된 제2 전압(VS2)은 제2 전압(VSN2) 및 제4 전압(VN2)의 전압 차에 해당하는 전압일 수 있다. 따라서, 비교기(83)는 점차 증가하는 램프 전압과 잡음이 제거된 제2 전압(VS2)을 비교한 결과를 출력하며, 제2 래치(86)는 카운터(85)에서 출력되는 값들 중 비교기(83)의 출력에 따라 선택된 값을 잡음이 제거된 제2 전압(VS2)에 대응하는 디지털 변환 값으로서 출력한다.
이미지 센서는 이와 같이 동작하여, 오버플로우가 발생하는 경우에, '1'의 값을 가지는 플래그 비트(OVS)와 잡음이 제거된 제2 전압(VS2)에 대응하는 디지털 값을 출력한다.
본 발명에 의한 CMOS 이미지 센서용 화소 회로의 제어 방법 및 샘플 및 홀더의 제어방법은 종래기술에 의한 제어 방법에 비하여 넓은 동작 범위를 가진다는 장점이 있다.
또한, 본 발명에 의한 CMOS 이미지 센서용 화소 회로의 제어 방법 및 샘플 및 홀더의 제어방법은 화소 회로별로 넓은 동작 범위를 선택하거나, 높은 감도를 선택할 수 있도록 한다는 장점이 있다. 즉, 본 발명에 의한 화소 회로를 채용할 경우, 이미지 센서에 포함된 화소 회로들 중 일부 화소 회로는 넓은 동작 범위를 선택하고, 나머지 화소 회로는 높은 감도를 선택하는 것을 가능하게 한다.
또한, 본 발명에 의한 CMOS 이미지 센서용 화소 회로의 제어 방법 및 샘플 및 홀더의 제어방법은 종래기술과 동일한 개수의 샘플 및 홀더를 이용하면서도 높은 감도와 좁은 동작범위를 가지는 제1 전압 및 낮은 감도와 넓은 동작범위를 가지는 제2 전압 중 어느 하나를 선택적으로 출력할 수 있다는 장점이 있다.

Claims (6)

  1. 입사되는 광에 대응하는 제1 전압 및 제2 전압-상기 제1 전압은 긴 축적 기간으로 인하여 높은 감도를 가지며, 상기 제2 전압은 짧은 축적 기간으로 인하여 낮은 감도를 가짐-과 상기 제1 전압 및 상기 제2 전압의 잡음 성분에 각각 해당하는 제3 전압 및 제4 전압을 출력하는 화소 회로에 연결된 샘플 및 홀더의 제어 방법에 있어서,
    (a) 상기 샘플 및 홀더 회로가 상기 제1 전압 및 제3 전압을 샘플링하는 단계;
    (b) 상기 제1 전압과 상기 제3 전압의 차를 소정의 기준 전압과 비교하는 단계; 및
    (c) 상기 샘플 및 홀더 회로가 상기 비교 결과에 따라 상기 제1 전압 및 상기 제3 전압을 유지하거나 상기 제1 전압 및 상기 제3 전압을 대신하여 상기 제2 전압 및 상기 제4 전압을 샘플링하는 단계를 포함하는 샘플 및 홀더 회로의 제어 방법.
  2. 제1 항에 있어서,
    (d) 상기 (c) 단계 이후에 수행되며, 상기 비교 결과를 표시하는 플래그 비트와 상기 샘플 및 홀더 회로에 저장된 2개의 전압들의 차에 대응하는 전압을 출력하는 단계를 더 포함하는 샘플 및 홀더 회로의 제어 방법.
  3. 제1 항에 있어서,
    상기 제1 전압 및 상기 제2 전압은 상기 화소 회로에서 수행되는
    (A) 포토다이오드와 플로팅 확산 영역 사이에 연결된 제1 트랜지스터를 온 상태로 유지하며 상기 플로팅 확산 영역을 리셋하는 단계;
    (B) 상기 제1 트랜지스터를 오프 상태로 유지하여, 상기 포토다이오드에 전하를 축적하는 단계;
    (C) 상기 (B) 단계에 의하여 상기 포토다이오드에 축적된 전하에 대응하는 전압인 제1 전압이 출력되는 단계;
    (D) 상기 제1 트랜지스터를 온 상태로 유지하며 상기 플로팅 확산 영역을 리셋하는 단계;
    (E) 상기 제1 트랜지스터를 오프 상태로 유지하여, 상기 포토다이오드에 전하를 축적하는 단계; 및
    (F) 상기 (E) 단계에 의하여 상기 포토다이오드에 축적된 전하에 대응하는 전압인 제2 전압이 출력되는 단계에 의하여 구해진 전압이며,
    상기 (B) 단계가 수행되는 기간이 상기 (E) 단계가 수행하는 기간보다 긴 샘플 및 홀더의 제어 방법..
  4. 제3 항에 있어서,
    상기 (B) 단계는 한 수직 기간 중 일부 기간에 수행되며, 상기 (E) 단계는 한 수평 기간 중 일부 기간에 수행되는 샘플 및 홀더의 제어 방법.
  5. 제3 항에 있어서,
    상기 (B) 단계가 수행되는 기간의 길이는 가변 가능한(programmable) 샘플 및 홀더의 제어방법.
  6. 제3 항에 있어서,
    (G) 상기 (B) 단계가 수행되는 기간 중에 수행되며, 상기 플로팅 확산 영역을 리셋한 후의 상기 플로팅 확산 영역에 위치한 전하에 대응하는 제3 전압을 출력하는 단계; 및
    (H) 상기 (E) 단계가 수행되는 기간 중에 수행되며, 상기 플로팅 확산 영역을 리셋한 후의 상기 플로팅 확산 영역에 위치한 전하에 대응하는 제4 전압을 출력하는 단계를 더 포함하는 샘플 및 홀더의 제어방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003219281A (ja) 2002-01-18 2003-07-31 Sony Corp 撮像装置およびそのシャッタ駆動方法
JP2007074023A (ja) 2005-09-02 2007-03-22 Hamamatsu Photonics Kk 固体撮像装置
JP2007074762A (ja) 2006-12-18 2007-03-22 Sony Corp 固体撮像装置およびその撮像方法
KR20070045995A (ko) * 2005-10-28 2007-05-02 가부시끼가이샤 도시바 고체 촬상 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003219281A (ja) 2002-01-18 2003-07-31 Sony Corp 撮像装置およびそのシャッタ駆動方法
JP2007074023A (ja) 2005-09-02 2007-03-22 Hamamatsu Photonics Kk 固体撮像装置
KR20070045995A (ko) * 2005-10-28 2007-05-02 가부시끼가이샤 도시바 고체 촬상 장치
JP2007074762A (ja) 2006-12-18 2007-03-22 Sony Corp 固体撮像装置およびその撮像方法

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