KR20070038767A - 폴리형 박막 트랜지스터 기판 및 제조 방법 - Google Patents

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Abstract

본 발명은 고해상도 패널에서 요구되는 저저항 배선을 구현할 수 있는 폴리형 TFT 기판 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 폴리형 TFT 기판은 하부 기판 상에 형성된 버퍼막과, 상기 버퍼막 상에 형성되며 불순물이 도핑된 소스 영역 및 드레인 영역을 포함하는 액티브층과, 상기 액티브층이 형성된 버퍼막 상에 형성된 게이트 절연막과, 상기 게이트 절연막을 사이에 두고 상기 액티브층과 부분적으로 중첩되며 게이트 라인과 접속된 게이트 전극 및 스토리지 전극을 포함하는 게이트 패턴과, 상기 게이트 패턴이 형성된 게이트 패턴 상에 형성되는 산화실리콘층과, 상기 산화실리콘층 상에 형성되는 질화실리콘층과, 상기 게이트 절연막, 산화실리콘층 및 질화실리콘층을 관통하는 소스 및 드레인 컨택홀을 통해 상기 액티브층의 소스 및 드레인 영역과 각각 접속되는 소스 및 드레인 전극을 포함하는 데이터 패턴과, 상기 데이터 패턴이 형성된 질화실리콘층 상에 형성되는 보호막과, 상기 보호막을 관통하는 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 구비하는 것을 특징으로 한다.

Description

폴리형 박막 트랜지스터 기판 및 제조 방법{Thin Film Transistor of Poly-type And Method of Fabricating The Same}
도 1은 종래의 폴리 실리콘을 이용한 액정 표시 패널을 개략적으로 도시한 도면.
도 2는 도 1에 도시된 액정 표시 패널에 포함되는 박막 트랜지스터 기판을 도시한 단면도.
도 3은 본 발명의 실시 예에 따른 폴리 실리콘을 이용한 박막 트랜지스터 기판을 부분적으로 도시한 평면도.
도 4는 도 3에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
< 도면의 주요부분에 대한 설명>
1, 101 : 기판 2, 102 : 게이트 라인
4, 104 : 데이터 라인 6, 106 : 게이트 전극
8, 108 : 소스 전극 10, 110 : 드레인 전극
12, 112 : 게이트 절연막 14, 114 : 액티브층
16, 116 : 버퍼층 18, 118 : 보호막
22, 122 : 화소 전극 26 : 층간 절연막
30, 130 : 박막 트랜지스터 160 : 스토리지 캐패시터
92 : 데이터 드라이버 94 : 게이트 드라이버
96 : 화상 표시부 172 : 산화실리콘층
174 : 질화실리콘층
본 발명은 고해상도 패널에서 요구되는 저저항 배선을 구현할 수 있는 폴리형 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
통상, 액정 표시 장치(Liquid Crystal Display; LCD)는 액정 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투과율을 조절하게 함으로써 화상을 표시하게 된다.
액정셀들 각각에는 비디오 신호를 독립적으로 공급하기 위한 스위칭 소자로 박막 트랜지스터(Thin Film Transistor; 이하, TFT)가 이용된다. 이러한 TFT의 액티브층으로는 아몰퍼스 실리콘(Amorphous-Si) 또는 폴리 실리콘(Poly-Si)이 이용된다. 여기서, 폴리 실리콘을 이용하는 경우 아몰퍼스 실리콘보다 전하 이동도가 약 100배 정도 빠름에 따라 높은 응답 속도를 필요로 하는 구동 회로를 액정 패널에 내장할 수 있게 한다.
도 1은 종래의 폴리 TFT를 이용한 액정 패널을 개략적으로 도시한 것이다.
도 1에 도시된 액정 패널은 액정셀 매트릭스를 포함하는 화상 표시부(96), 화상 표시부(96)의 데이터 라인(4)을 구동하기 위한 데이터 드라이버(92), 화상 표시부(96)의 게이트 라인(2)을 구동하기 위한 게이트 드라이버(94)를 구비한다.
화상 표시부(96)는 액정셀들(LC)이 매트릭스 형태로 배열되어 화상을 표시한다. 액정셀들(LC) 각각은 게이트 라인(2) 및 데이터 라인(4)과 접속된 TFT(30)를 구비한다. TFT(30)는 게이트 라인(2)의 스캔 신호에 응답하여 데이터 라인(4)으로부터의 비디오 신호를 액정셀(LC)에 충전한다. 액정셀(LC)은 충전된 비디오 신호에 의해 유전 이방성을 갖는 액정이 반응하여 광투과율을 제어함으로써 계조를 구현한다.
게이트 드라이버(94)는 게이트 라인(2)을 순차적으로 구동한다.
데이터 드라이버(92)는 게이트 라인(2)이 구동될 때마다 데이터 라인(4)에 비디오 신호를 공급한다.
이러한 액정 패널은 액정셀(LC)의 TFT(30)와 함께 데이터 드라이버(92) 및 게이트 드라이버(94)가 형성된 TFT 기판과, 공통 전극 및 칼러 필터 등이 형성된 칼라 필터 기판이 액정을 사이에 두고 접합되어 형성된다.
도 2를 참조하면, 종래의 TFT 기판은 하부 기판(1) 상에 형성된 버퍼막(16)과, 버퍼막(16) 상에 형성된 액티브층(14)과, 액티브층(14)이 형성된 버퍼막(16) 상에 형성된 게이트 절연막(12)과, 게이트 절연막(12) 상에 형성된 게이트 전극(6) 및 스토리지 라인(52)을 포함하는 게이트 패턴과, 게이트 패턴이 형성된 게이트 절연막(12) 상에 형성된 층간 절연막(interlayer, 26)과, 층간 절연막(26) 및 게이트 절연막(12)을 관통하는 소스 및 드레인 콘택홀(24S, 24D)을 통해 액티브층(14)과 접속되는 소스 및 드레인 전극(8, 10)과, 소스 및 드레인 전극(8, 10)이 형성된 층간 절연막(26) 상에 형성된 보호막(18)과, 보호막(18)을 관통하는 화소 컨택홀(20)을 통해 드레인 전극(10)과 접속하는 화소 전극(22)을 구비한다.
버퍼막(16)은 하부 기판(1) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
액티브층(14)은 버퍼막(16) 상에 아몰퍼스 실리콘을 증착한 후 레이저로 결정화하여 폴리 실리콘이 되게 한 다음, 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성된다.
게이트 절연막(12)은 액티브층(14)이 형성된 버퍼막(16) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
게이트 전극(6)은 버퍼막(16) 상에 형성된 액티브층(14)의 채널 영역(14C)과 게이트 절연막(12)을 사이에 두고 중첩되게 형성된다. 게이트 전극(6)은 게이트 금속층을 형성한 후, 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 게이트 금속으로는 알루미늄(Al), 알루미늄/네오듐(Al/Nd) 등을 포함하는 알루미늄계 금속이 주로 이용된다.
층간 절연막(26)은 게이트 전극(6) 및 스토리지 전극(52)을 포함하는 게이트 패턴이 형성된 게이트 절연막(12) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
소스 및 드레인 전극(8, 10)은 게이트 전극(6)과 층간 절연막(26)을 사이에 두고 절연되게 형성된다. 그리고, 소스 및 드레인 전극(8, 10)은 층간 절연막(26) 및 게이트 절연막(12)을 관통하는 소스 콘택홀(24S) 및 드레인 콘택홀(24D) 각각을 통해 n+ 불순물이 주입된 액티브층(14)의 소스 및 드레인 영역(14S 및 14D) 각각과 접속된다. 또한, 액티브층(14)은 오프 전류를 감소시키기 위하여 채널 영역(14C)과 소스 및 드레인 영역(14S, 14D) 사이에 n- 불순물이 주입된 엘디디(Lightly Doped Drain ; 이하 LDD) 영역을 더 구비하기도 한다.
이러한 소스 및 드레인 전극(8, 10)을 포함하는 데이터 패턴은 구리(Cu) 또는 구리 합금(Cu alloy)로 형성된다.
스토리지 캐패시터는 화소 전극(22)에 충전된 비디오 신호가 안정적으로 유지되게 한다. 이를 위하여, 스토리지 캐패시터는 화소 전극(22)을 가로지르는 스토리지 라인(52)과, 스토리지 하부 전극 역할을 하는 스토리지 라인(52)과 중첩되는 영역의 액티브층(14)으로 이루어진다.
보호막(18)은 데이터 패턴이 형성된 층간 절연막(26) 상에 무기 절연 물질 또는 유기 절연 물질을 전면 증착되어 형성된다.
화소 전극(22)은 보호막(18) 상에 투명 도전 물질을 증착한 후, 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 이러한 화소 전극(22)은 화소 컨택홀(20)을 통해 TFT의 드레인 전극(10)과 접속된다.
그런데, 이와 같은 종래의 폴리형 TFT 기판에서 데이터 패턴을 구리 또는 구리 합금을 사용하는 경우, 소스 및 드레인 전극(8, 10)과 층간 절연막(26) 사이의 인접 계면에서 구리 확산(diffusion) 현상이 발생한다. 다시 말하면, 소스 및 드레인 전극(8, 10)의 금속인 구리가 층간 절연막(26) 내부로 확산되어 층간 절연막(26)이 절연층 역할을 제대로 하지 못하여 소자 특성이 나빠지는 문제가 생기게 된다.
따라서, 본 발명의 목적은 층간 절연막을 이중막으로 구성함으로써 고해상도 패널에서 요구되는 저저항 배선을 구현할 수 있는 폴리형 TFT 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 폴리형 TFT 기판은 하부 기판 상에 형성된 버퍼막과, 상기 버퍼막 상에 형성되며 불순물이 도핑된 소스 영역 및 드레인 영역을 포함하는 액티브층과, 상기 액티브층이 형성된 버퍼막 상에 형성된 게이트 절연막과, 상기 게이트 절연막을 사이에 두고 상기 액티브층과 부분적으로 중첩되며 게이트 라인과 접속된 게이트 전극 및 스토리지 전극을 포함하는 게이트 패턴과, 상기 게이트 패턴이 형성된 게이트 패턴 상에 형성되는 산화실리콘층과, 상기 산화실리콘층 상에 형성되는 질화실리콘층과, 상기 게이트 절연막, 산화실리콘층 및 질화실리콘층을 관통하는 소스 및 드레인 컨택홀을 통해 상기 액티브층의 소스 및 드레인 영역과 각각 접속되는 소스 및 드레인 전극을 포함하는 데이터 패턴과, 상기 데이터 패턴이 형성된 질화실리콘층 상에 형성되는 보호막과, 상기 보호막을 관통하는 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 구비하는 것을 특징으로 한다.
상기 산화실리콘층은 5000 ~ 7500Å의 두께인 것을 특징으로 한다.
상기 질화실리콘층은 1000 ~ 2000Å의 두께인 것을 특징으로 한다.
상기 데이터 패턴은 구리(Cu) 또는 구리 합금(Cu alloy) 중 어느 하나로 형성되는 것을 특징으로 한다.
상기 데이터 패턴 아래층에 몰리브덴(Mo), 타이타늄(Ti), MoTi 중 어느 하나가 형성되는 것을 특징으로 한다.
또한, 본 발명에 따른 폴리형 TFT 기판의 제조방법은 하부 기판 상에 버퍼막을 형성하는 단계와, 상기 버퍼막 상에 불순물이 도핑된 소스 및 드레인 영역을 포함하는 액티브층을 형성하는 단계와, 상기 액티브층이 형성된 버퍼막 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막을 사이에 두고 상기 액티브층과 부분적으로 중첩되며 게이트 라인과 접속된 게이트 전극 및 스토리지 전극을 포함하는 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴이 형성된 게이트 패턴 상에 산화실리콘층을 형성하는 단계와, 상기 산화실리콘층 상에 질화실리콘층을 형성하는 단계와, 상기 게이트 절연막, 산화실리콘층 및 질화실리콘층을 관통하는 소스 및 드레인 컨택홀을 통해 상기 액티브층의 소스 및 드레인 영역과 각각 접속되는 소스 및 드레인 전극을 포함하는 데이터 패턴을 형성하는 단계와, 상기 데이터 패턴이 형성된 질화실리콘층 상에 보호막을 형성하는 단계와, 상기 보호막을 관통하는 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 도 3 및 도 4를 참조하여 상세히 설명하기로 한다.
도 3 및 도 4를 참조하면, 본 발명의 실시 예에 따른 폴리형 TFT 기판은 종래의 층간 절연막을 이중막으로 구성하는 것을 특징으로 한다.
폴리형 TFT 기판의 화상 표시부는 게이트 라인(102) 및 데이터 라인(104)과 접속된 TFT(130)와, TFT(130)와 접속된 화소 전극(122) 및 스토리지 캐패시터(160)를 구비한다. TFT(130)는 N형 또는 P형으로 형성되지만, 이하에서는 N형으로 형성된 경우만을 설명하기로 한다.
게이트 드라이버 및 데이터 드라이버는 CMOS 구조로 연결된 P형 TFT와 구동 N형 TFT를 포함하게 된다.
화상 표시부의 N형 TFT는 화소 전극(122)에 비디오 신호를 충전한다. 이를 위하여, N형 TFT는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)과 접속된 소스 전극(108), 화소 전극(122)과 보호막(118)을 관통하는 화소 콘택홀(120)을 통해 접속된 드레인 전극(110)을 구비한다. 게이트 전극(106)은 버퍼막(116) 상에 형성된 액티브층(114)의 채널 영역(114C)과 게이트 절연막(112)을 사이에 두고 중첩되게 형성된다. 소스 전극(108) 및 드레인 전극(110)은 게이트 전극(106)과 산화실리콘층(172) 및 질화실리콘층(174)을 사이에 두고 절연되게 형성된다. 그리고, 소스 전극(108) 및 드레인 전극(110)은 산화실리콘층(172), 질화실리콘층(174) 및 게이트 절연막(112)을 관통하는 소스 콘택홀(124S) 및 드레인 콘택홀(124D) 각각을 통해 n+ 불순물이 주입된 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다. 또한, 액티브층(114)은 오프 전류를 감소시키기 위하여 채널 영역(114C)과 소스 및 드레인 영역(114S, 114D) 사이에 n- 불순물이 주입된 LDD 영역을 더 구비하기도 한다.
스토리지 캐패시터(160)는 화소 전극(122)에 충전된 비디오 신호가 안정적으로 유지되게 한다. 이를 위하여, 스토리지 캐패시터(160)는 화소 전극(122)을 가로지르는 스토리지 라인(152)과, 스토리지 하부 전극 역할을 하는 스토리지 라인(152)과 중첩되는 영역의 액티브층(114)으로 이루어진다.
이러한 본 발명의 TFT 기판의 단면도는 도 4에 도시되어 있다.
본 발명에 따른 TFT 기판은 하부 기판(101) 상에 형성된 버퍼막(116)과, 버퍼막(116) 상에 형성된 액티브층(114)과, 액티브층(114)이 형성된 버퍼막(116) 상에 형성된 게이트 절연막(112)과, 게이트 절연막(112) 상에 형성된 게이트 전극(106) 및 스토리지 라인(152)을 포함하는 게이트 패턴과, 게이트 패턴이 형성된 게이트 절연막(112) 상에 형성되며 산화실리콘층(172) 및 질화실리콘층(174)으로 구 성되는 층간 절연막과, 층간 절연막 및 게이트 절연막(112)을 관통하는 소스 및 드레인 콘택홀(124S, 124D)을 통해 액티브층(14)과 접속되는 소스 및 드레인 전극(108, 110)을 포함하는 데이터 패턴과, 데이터 패턴을 덮도록 질화실리콘층(174) 상에 형성된 보호막(118)과, 보호막(118)을 관통하는 화소 컨택홀(120)을 통해 드레인 전극(110)과 접속하는 화소 전극(122)을 구비한다.
버퍼막(116)은 하부 기판(101) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
액티브층(114)은 버퍼막(116) 상에 아몰퍼스 실리콘을 증착한 후 레이저로 결정화하여 폴리 실리콘이 되게 한 다음, 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성된다.
게이트 절연막(112)은 액티브층(114)이 형성된 버퍼막(116) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
게이트 전극(106)은 버퍼막(116) 상에 형성된 액티브층(114)의 채널 영역(114C)과 게이트 절연막(112)을 사이에 두고 중첩되게 형성된다. 게이트 전극(106)은 게이트 금속층을 형성한 후, 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 게이트 금속으로는 알루미늄(Al), 알루미늄/네오듐(Al/Nd) 등을 포함하는 알루미늄계 금속이 주로 이용된다.
층간 절연막은 게이트 전극 및 스토리지 라인(106, 152)을 포함하는 게이트 패턴이 형성된 게이트 절연막(112) 상에 형성된 이중막으로서, 산화실리콘층(SiO2, 172) 상에 질화실리콘층(SiNx, 174)이 증착되어 형성된다.
여기서, 질화실리콘층(174)은 소스 및 드레인 전극(108, 110)을 포함하는 데이터 패턴층이 구리(Cu) 또는 구리 합금으로 형성되는 경우, 데이터 패턴의 금속이 확산되는 것을 방지하는 역할을 한다. 이 질화실리콘층(174)의 질화실리콘은 결함(defect)이 많이 존재하여 데이터 패턴의 구리(Cu)가 확산되지 못하도록 구리 이온을 캡쳐(capture)한다. 이와 같이, 종래의 층간 절연막을 산화실리콘층(172) 및 질화실리콘층(174)으로 구성하게 되면, 산화실리콘층(174)이 노출되는 소스 및 드레인 콘택홀(24S, 24D)의 사이드 영역을 제외하고는 데이터 패턴과 층간 절연막 사이의 인접 부위는 모두 질화실리콘층(174)에 의하여 구리(Cu) 확산 현상을 방지하게 된다. 이때, 산화실리콘층(172)의 두께는 5000 ~ 7500Å, 질화실리콘층(174)의 두께는 1000 ~ 2000Å 정도로 형성된다.
소스 및 드레인 전극(108, 110)은 게이트 전극(106)과 산화실리콘층(172) 및 질화실리콘층(174)을 사이에 두고 절연되게 형성된다. 그리고, 소스 전극(108) 및 드레인 전극(110)은 산화실리콘층(172), 질화실리콘층(174) 및 게이트 절연막(112)을 관통하는 소스 콘택홀(124S) 및 드레인 콘택홀(124D) 각각을 통해 n+ 불순물이 주입된 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다.
이러한 소스 및 드레인 전극(108, 110)을 포함하는 데이터 패턴은 구리(Cu) 또는 구리 합금(Cu alloy)로 형성된다. 또한, 데이터 패턴은 액티브층(114)과의 접촉저항을 낮추기 위하여 구리와 몰리브덴(Mo)의 이중층으로 구성된다. 여기서, 몰리브덴 대신에 타이타늄(Ti) 또는 MoTi로도 형성될 수 있다.
스토리지 캐패시터(160)는 화소 전극(122)에 충전된 비디오 신호가 안정적으로 유지되게 한다. 이를 위하여, 스토리지 캐패시터는 화소 전극(122)을 가로지르는 스토리지 라인(152)과, 스토리지 하부 전극 역할을 하는 액티브층(114)이 게이트 절연막(112)을 사이에 두고 중첩되어 형성된다.
보호막(118)은 데이터 패턴이 형성된 질화실리콘층(174) 상에 무기 절연 물질 또는 유기 절연 물질을 전면 증착되어 형성된다.
화소 전극(122)은 보호막(118) 상에 투명 도전 물질을 증착한 후, 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 이러한 화소 전극(122)은 화소 컨택홀(120)을 통해 TFT의 드레인 전극(110)과 접속된다.
상술한 바와 같이, 본 발명에 따른 폴리형 TFT 기판은 종래의 층간 절연막을 질화실리콘층과 산화실리콘층의 이중막으로 형성함으로써 데이터 배선으로 구리 또는 구리 합금을 사용하는 경우 발생하는 구리 확산 현상을 방지할 수 있다. 이에 따라, 본 발명에 따른 폴리형 TFT 기판은 고해상도 LTPS 패널에서 요구되는 저저항 배선을 구현하여 패널 품질을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (10)

  1. 하부 기판 상에 형성된 버퍼막과,
    상기 버퍼막 상에 형성되며 불순물이 도핑된 소스 영역 및 드레인 영역을 포함하는 액티브층과,
    상기 액티브층이 형성된 버퍼막 상에 형성된 게이트 절연막과,
    상기 게이트 절연막을 사이에 두고 상기 액티브층과 부분적으로 중첩되며 게이트 라인과 접속된 게이트 전극 및 스토리지 전극을 포함하는 게이트 패턴과,
    상기 게이트 패턴이 형성된 게이트 패턴 상에 형성되는 산화실리콘층과,
    상기 산화실리콘층 상에 형성되는 질화실리콘층과,
    상기 게이트 절연막, 산화실리콘층 및 질화실리콘층을 관통하는 소스 및 드레인 컨택홀을 통해 상기 액티브층의 소스 및 드레인 영역과 각각 접속되는 소스 및 드레인 전극을 포함하는 데이터 패턴과,
    상기 데이터 패턴이 형성된 질화실리콘층 상에 형성되는 보호막과,
    상기 보호막을 관통하는 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 구비하는 것을 특징으로 하는 폴리형 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 산화실리콘층은 5000 ~ 7500Å의 두께인 것을 특징으로 하는 폴리형 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 질화실리콘층은 1000 ~ 2000Å의 두께인 것을 특징으로 하는 폴리형 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 데이터 패턴은 구리(Cu) 또는 구리 합금(Cu alloy) 중 어느 하나로 형성되는 것을 특징으로 하는 폴리형 박막 트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 데이터 패턴 아래층에 몰리브덴(Mo), 타이타늄(Ti), MoTi 중 어느 하나가 형성되는 것을 특징으로 하는 폴리형 박막 트랜지스터 기판.
  6. 하부 기판 상에 버퍼막을 형성하는 단계와,
    상기 버퍼막 상에 불순물이 도핑된 소스 및 드레인 영역을 포함하는 액티브층을 형성하는 단계와,
    상기 액티브층이 형성된 버퍼막 상에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막을 사이에 두고 상기 액티브층과 부분적으로 중첩되며 게이트 라인과 접속된 게이트 전극 및 스토리지 전극을 포함하는 게이트 패턴을 형성하는 단계와,
    상기 게이트 패턴이 형성된 게이트 패턴 상에 산화실리콘층을 형성하는 단계와,
    상기 산화실리콘층 상에 질화실리콘층을 형성하는 단계와,
    상기 게이트 절연막, 산화실리콘층 및 질화실리콘층을 관통하는 소스 및 드레인 컨택홀을 통해 상기 액티브층의 소스 및 드레인 영역과 각각 접속되는 소스 및 드레인 전극을 포함하는 데이터 패턴을 형성하는 단계와,
    상기 데이터 패턴이 형성된 질화실리콘층 상에 보호막을 형성하는 단계와,
    상기 보호막을 관통하는 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리형 박막 트랜지스터 기판의 제조방법.
  7. 제 6 항에 있어서,
    상기 산화실리콘층은 5000 ~ 7500Å의 두께인 것을 특징으로 하는 폴리형 박막 트랜지스터 기판의 제조방법.
  8. 제 6 항에 있어서,
    상기 질화실리콘층은 1000 ~ 2000Å의 두께인 것을 특징으로 하는 폴리형 박막 트랜지스터 기판의 제조방법.
  9. 제 6 항에 있어서,
    상기 데이터 패턴은 구리(Cu) 또는 구리 합금(Cu alloy) 중 어느 하나로 형성되는 것을 특징으로 하는 폴리형 박막 트랜지스터 기판.
  10. 제 9 항에 있어서,
    상기 데이터 패턴 아래층에 몰리브덴(Mo), 타이타늄(Ti), MoTi 중 어느 하나가 형성되는 것을 특징으로 하는 폴리형 박막 트랜지스터 기판.
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