KR20070035970A - 오버-샘플링되는 리시버를 위한 적응성 수신 기법 - Google Patents

오버-샘플링되는 리시버를 위한 적응성 수신 기법 Download PDF

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KR20070035970A
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알렉산더 줄리안 에글릿
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제네시스 마이크로칩 인코포레이티드
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Abstract

오버-샘플링된 시퀀스 검출기는, 샘플링된 데이터 상에서 작동하고, 상기 샘플링된 데이터의 검출 신뢰도를 추적한다. 상기 검출기는 서로 다른 샘플링 위상에 대하여 샘플 시퀀스를 개별적으로 분석하고, 가장 신뢰도가 높은 검출을 허용하는 샘플 시퀀스를 뽑아낸다. 서로 다른 샘플링 위상에 대하여, 상기 검출기는 미리보기 정보(look-behind information)와, 돌아보기 정보(look-ahead information)를 조사하여, 단순 심볼 단위 검출을 향상시킬 수 있다. 오버-샘플링된 정보는 검출 성능을 더욱 향상시키기 위해 사용된다.

Description

오버-샘플링되는 리시버를 위한 적응성 수신 기법{ADAPTIVE RECEPTION TECHNIQUES FOR OVER-SAMPLED RECEIVERS}
도 1은 본 발명의 실시예에 따르는, 디지털 전송 링크를 통한 데이터의 수신을 위한 방법 및 시스템을 도식한 도면이다.
도 2는 본 발명의 실시예에 따르는, 디지털 전송 링크를 통한 데이터의 수신을 위한 방법을 도식한 흐름도이다.
도 3은 본 발명의 실시예에 따르는, 데이터 검출기를 도식한 도면이다.
도 4는 본 발명의 실시예에 따르는 패턴 분석기를 도식한 도면이다.
도 5는 본 발명의 실시예에 따르는 패턴 분석기의 구성요소를 도식한 도면이다.
도 6은 본 발명의 실시예에 따르는 탄성 버퍼를 도식한 도면이다.
도 7은 본 발명의 실시예에 따르는 스트림 스위처를 도식한 도면이다.
도 8은 본 발명의 실시예에 따르는 탄성 버퍼 컨트롤러를 도식한 도면이다.
도 9는 본 발명의 실시예를 구현하기 위해 사용되는 바람직한 컴퓨터 시스템을 도식한 도면이다.
본 발명은 일반적으로 디지털 전송 링크를 통한 데이터 수신에 관한 것이며, 특히 결정성 지터(deterministic jitter), 또는 비-결정성 지터(non-deterministic jitter)가 존재하는 환경에서 내성력 및 적응력(robust and adaptive)이 강한 작동을 제공하는 디지털 리시버에 관한 것이다.
고속 디지털 통신은 더욱 중요해져 가는 기술 분야이다. 아날로그 통신 링크는, 종단 사용자에게 신뢰성과, 링크 품질(가령, 낮은 BER(Bit Error Rate))과, 사용에 있어서의 간단성과, 낮은 비용을 제공하는 고속 직렬 링크로 대체된다.
예를 들어, 현대의 컴퓨터의 디스플레이와 HDTV(High-Definition Television)의 디스플레이는 산업 표준, 가령, DVI(Digital Visual Interface), HDMI(High Definition Multimedia Interface)을 기반으로 하는 고속 직렬 링크를 종종 사용한다. 이러한 링크에 대한 집합 데이터 속도(aggregate data rate)는 일반적으로 기가비트/초 범위에서 존재한다. 예를 들어, 상기 DVI 링크의 보드 속도는 5기가보드에 근접하고, 이때 다수의 제조업체들이 이러한 제한을 상당히 많이 상회하는 제품을 제공한다.
또 다른 예로는, 컴퓨터 시스템에서 저장 장치를 연결하기 위한 직렬 ATA(serial Advanced Technology Attachment) 인터페이스가 있다. 또한 이러한 애플리케이션은 약 2기가비트/초 이상의 데이터 속도를 요구한다.
또 다른 예로는, 고속 LAN(high-speed Local Area Network) 애플리케이션, 가령 기가비트 이더넷(가령, 1000Base-T)뿐 아니라, 새로운 10-기가비트 이더 넷(10GBASE-T) 표준이 있다.
이러한 링크와 이와 유사한 예들은 많은 공통 요구사항을 갖고 있다. 고속 작동과, 결정성이거나 비-결정성인 데이터 지터에 대한 내성과, 주파수 오프셋이나 주파수 변조(FM: Frequency Modulation)에 대한 내성과, 높은 효율의 BER과, 작은 수평 아이 오프닝(eye opening)을 이용하여 동작할 수 있는 능력과, 높은 트래킹 대역폭(tracking bandwidth)과, 빠른 위상 회복과, 바람직한 트래킹 범위를 요구한다.
고속 직렬 링크를 위한 리시버의 통상적인 한 가지 구현은, “바람직한” 샘플 스트림을 선택하기 위한 이른바 “위상 피킹(phase picking)”과 함께 조합되는 리시버 데이터 오버-샘플링(over-sampling)을 기반으로 하는 것이다. 통상적인 DVI 링크 구현은 오버-샘플링 인자 L=3을 사용하고, 어떠한 위상 트래킹 없이 데이터 샘플링이 행해지기도 한다. 오버-샘플링된 데이터 스트림이 유효하면, 일부 종류의 위상 트랙킹 진입(가령, 이동 위상 평균내기)을 사용하여, 위상 피커(phase picker)가 L개의 샘플 중 하나의 샘플을 보유하여, 최적 샘플을 선택할 수 있다.
이러한 기법은 비교적 간단하고, 구현 비용이 적게 드는 반면에, 다양한 문제점이 존재한다. 예를 들어, 오늘날 사용되는 일부 라인 코드는 매우 넓은 주파수 스펙트럼(즉, 바람직하지 못한 런 렝스 (d,k)-제약요건)을 갖는다. 이러한 문제점은 1 내지 14 심볼까지의 런을 갖는 DVI/HDMI 링크에 대하여 매우 심각하다. 안정성(stability)과 내성(robustness) 때문에, 위상 피커는 비교적 좁은 트래킹 대역폭을 이용하여 동작해야만 한다. 이러한 접근의 부정적인 측면은 오버샘플링되는 데이터에서 결정성 지터(deterministic jitter)를 찾을 수 없다는 것이다. 또한 좁은 트래킹 대역폭으로 인하여, 진정 속도(즉, 위상 회복 시간)에서 제한이 있게되며, 일시적으로 바람직하지 못한 수행이 초래되고, 때때로 캡처 범위(capture range)가 좁아진다.
위상 피킹 접근법의 한 가지 근본적인 문제점은, 상기 접근법으로는 검출 프로세스에서 모든 유효한 오버-샘플링된 데이터를 사용할 수 없다는 것이다. 일반적인 위상 피커의 구현예는 각각의 심볼에 대하여 L개의 수신된 샘플 중 단 하나만을 유지하고 L-1 샘플을 단순히 폐기하는 것이다. 따라서 오버-샘플링된 데이터가 위상 트래킹에 대해서만 사용되고, 데이터 검출을 위해서는 사용되지 않는다. 그러므로 상기 위상 피커는 디코딩되는 심볼에 대한 유용한 정보를 운반하는 많은 데이터 샘플을 폐기시킨다. 일반적은 DVI/HDMI 구현에서, 리시버에게 유효한 정보의 약 2/3가 폐기된다.
데이터 속도가 적절하고, 아이 오프닝(eye opening)이 적정할 경우, 링크가 짧은 고품질의 STP(Shielded Twisted Pair) 케이블을 사용할 때, 위상 피킹 접근에 의한 손실은 심하지 않으며, 저렴한 리시버 구현에 도움이 될 수 있다. 그러나 데이터 속도가 증가하거나, 더 길고 더 낮은 품질의 케이블, 가령 UTP(Unshielded Twisted Pair) 케이블이 사용되면, 유효한 아이 폭(eye width)이 더 작아지고, 리시버 성능이 빠르게 저하되기 시작한다.
예를 들어, 전통적인 위상-평균내기 위상 피커가, 안정적으로 데이터 심볼을 검출하기 위해 2이상의 샘플링 간격인 아이 오프닝을 획득하는 것이 보여질 수 있 다. L=3 샘플을 사용하는 일반적인 구현의 경우에서, 이는 위상 피킹에 따른 데이터 에러가 방지될 경우 아이 폭이 0.7UI 이상일 것을 의미한다. 이러한 제한 사항은 낮은 속도, 또는 짧은 전송 거리에서는 허용될 수 있으나, 더 높은 데이터 속도에서는 고 비용의 제품이 될 수 있고, 비교적 비용이 많이 드는 훌륭한 균질화와 프리엠퍼시스(pre-emphasis) 기법을 요구하기도 한다.
덧붙여, 많은 전통적인 위상 피킹 접근이, 고속의, 또는 높은 오버샘플링 인자에서 구현되기 어렵다. 왜냐하면 샘플들의 병렬-프로세싱을 위한 쉬운 방법을 제공하지 않기 때문이다. 리시버 구현 관점에서, 리시버 복잡도가 오버-샘플링 인자에 따라 선형으로 달라지는 것이 바람직하며, 따라서 좁은 아이 특성을 제공한다. 기존의 많은 피킹 방법은 복잡도의 이러한 선형 증가를 보여주지 않고, 오버-샘플링 인자에 2이상의 거듭 제곱 비례함을 보여준다.
종래 기술에서 잘 알려진 대안적인 리시버의 클래스는 이른바 '과반수 투표(majority voting)' 오버-샘플링된 리시버에 의해 대표된다. 이러한 기법은 저속 링크에 대해 과거에는 폭넓게 사용됐으며, 데이터의 선형, 또는 비-선형 필터링을 제공하며, 링크의 내성과 BER을 개선시키고, 바람직한 유효 아이 오프닝, 가령 0.9UI 이상의 아이 오프닝이 제공된다. 또한 이러한 리시버는 구현 비용이 적게 들며, 이는 과거에 대중적이었던 중요한 이유였다. 그러나 오늘날의 고속 직렬 링크에서는 흔한 일인, 상기 아이 오프닝이 수축하기 시작하면, 이러한 “과반수 투표” 리시버로는 불만족스러워진다. 덧붙이자면 일반적으로, 상기 리시버는 높은 주파수 오프셋과 주파수 변조를 갖는 데이터 스트림을 취급하는 어려움뿐 아니라 높 은 비-결정성 지터를 갖는 데이터 스트림을 취급하는 어려움을 갖고 있다.
전통적인 ‘아날로그’클럭(clock)과 데이트 복구(일명 CDR) 기법에 비교하여, 디지털 도메인에서의 데이터 검출, 또는 위상 트래킹은 조립 프로세스들 사이에서의 이식성과, 단순한 설계와, 낮은 비용이라는 장점을 갖는다. 덧붙이자면 아날로그 구현에 대해 유효할 수 있는 많은 비-선형 검출, 또는 필터링 방법이 상기 디지털 도메인에서 구현되기에 비용이 적게 들 수도 있다. 덧붙이자면, 종래의 아날로그 CDR이 훌륭한 위상 트래킹 성능을 제공할지라도, 그 자체로는 개성된 데이터 검출을 제공하지는 않는다. 대부분의 아날로그 CDR은데이터 검출을 위한, 심볼 당 하나의 샘플만 취하는 단순 샘플러를 갖는다. 따라서 높은 결정성 지터로 인한 상당한 아이 클로져(eye closure)가 제공될 경우, 아날로그 CDR의 성능은 만족스럽지 못하게 된다.
일반적으로, 최대 아이 오프닝 높이의 지점에서 모든 심볼이 검출될 경우(즉, 샘플링될 경우), 가장 바람직한 리시버 작동 성능이 성취될 수 있다. 그러나 이러한 지점을 샘플링하는 것은 어렵고, 때때로 찾아내기 불가능할 수 있다. ‘최적’ 샘플링 지점을 판단하기 위해, 리시버는 데이터 변환을 참고하는 것이 일반적이다. 그러나 이러한 데이터 변환이 심볼 경계부에서 올바르게 발생하지 않는다. 그 위치는 이전 심볼들의 계보에 따라 결정된 ISI(inter-symbol interference)에 의해 초래된 결정성 지터와, 전송 시스템의 다양한 구성인자에서의 노이즈(가령, 클럭 생성기 위상 노이즈, 진폭과 시간 오프셋을 초래하는 샘플러에 의한 신호의 부정확한 절편, 더해지고 곱해지는 채널 노이즈 등)에 의해 유도된 비-결정성 지 터, 크로스토크(crosstalk)에 의해 유도된 지터와, 주파수 오프셋에 의해 영향을 받고, 이러한 링크에서 주파수 변조가 존재한다. 추가적으로, 상기 링크는 수신을 악화시키는 비선형 왜곡에 의해 손상을 입는다.
변환의 위치가 현재 심볼에 대하여 최적 샘플링 지점을 고려하는 안정적인 정보를 제공할 수 없기 때문에, 리시버는 변환을 관찰함으로써 추출된 샘플링 위상 정보를 필터링하기를 시도하여, 수용할 수 있는 샘플링 위상에 도달할 수 있다. 예를 들어, 기존의 많은 구현은 로우-패스(low-pass) 전송 특성을 갖는 선형 필터나, 노이즈 억제 속성을 갖는 비선형 필터(가령, 메디안 필터(median filter))를 적용한다. 그러나 상기 방법에 의해 얻어진 샘플링 위상 위치는, 심볼 단위 감지(symbol-by-symbol sense)에서는 최적의 것이 아니다. 이는 순수 비-결정성 위상 노이즈와 주파수 오프셋으로부터 결정성 구성인자(가령 ISI, 크로스토크)를 분리하는 것이 어렵기 때문이다. 비-결정성 위상 노이즈가 완전히 필터링, 즉 억제되어야하는 동안, 결정성 부분뿐 아니라, 주파수 오프셋은 트래킹되어, 바람직한 리시버 성능이 제공될 수 있다. 필터링 접근에 의해, 구별이 이뤄질 수 없고, 따라서 전체 검출 성능이 저하된다.
성능을 개선하기 위한 또 다른 종래의 방법이 존재하며, 가령, VA(Viterbi Algorithm)을 기반으로 하는 시퀀스 검출 방법 및 그 변형예, 그리고 피드백 검출 설계안, DFE(Decision Feedback Equalization)이 있다. 이러한 접근예는 잘 기능하며, ISI 및 그 밖의 다른 결정성 컴포넌트를 설명할 수 있으며, 따라서, 전체 성능이 향상되고, 샘플링 위상 트래킹 작업이 간단해진다. 왜냐하면, 비-결정성 부분과 주파수 오프셋을 다룰 필요가 없기 때문이다. 그러나 시퀀스-검출을 바탕으로 하는 방법은 복잡하고 구현하는 비용이 많이 들며, 일반적으로 다중-비트 샘플링(즉, 아날로그-대-디지털 변환(ADC))과, 심볼 단위 기초 상에서 광역적인 연산을 요구한다. 상기 데이터 속도가 기가비트/초 범위에 접근하기 시작하면, 시퀀스 검출기는 빠르게 실행불가가 된다. 낮은 속도에서라도, VD(Viterbi Decoding)과 DFE 기반 리시버는 구현하기에 비용이 터무니없이 많이 든다.
그러므로 종래의 위상 피커, 즉 ‘과반수 투표(Majority Voting)’및 아날로그 CDR 리시버를 성가시게 했던 앞서 언급된 문제점들로부터 해결되는, 오버샘플링된 데이터 수신을 이용하는 데이터 리시버를 구축하기 위한 단순하나 효율적인 방법이 요구된다.
상기 샘플링된 데이터의 검출 신뢰도를 추적함으로써, 샘플링된 데이터 상에서 작동하는 오버-샘플링된 시퀀스 검출기에 의해 수행되는 방법이 공개된다. 상기 검출기는 서로 다른 샘플링 위상에 대하여 샘플 시퀀스를 개별적으로 분석하고, 가장 신뢰도가 높은 검출을 허용하는 샘플 시퀀스를 뽑아낸다. 서로 다른 샘플링 위상에 대하여, 상기 검출기는 미리보기 정보(look-behind information)와, 돌아보기 정보(look-ahead information)를 조사하여, 단순 심볼 단위 검출을 향상시킬 수 있다. 오버-샘플링된 정보는 검출 성능을 더욱 향상시키기 위해 사용된다.
또 다른 실시예에서, 디지털 전송 링크를 통해 데이터를 수신하기 위한 장치에 있어서, 상기 장치는, (a) 오버-샘플링(over-sampling)된 심볼의 시퀀스를 대표 하도록 생성된 샘플들의 시퀀스를 수신하는 기능과, (b) 제 1 샘플 스트림과 제 2 샘플 스트림으로부터 제 1 심볼과 제 2 심볼을 검출하는 기능과, (c) 채널 응답 길이(channel response length)를 추정하는 기능을 포함하는 리시버(receiver)를 포함하는 것을 특징으로 한다.
또 다른 실시예에서, 디지털 전송 링크를 통해 데이터를 수신하는 장치에 있어서, 상기 장치는, (a) 오버-샘플링된 심볼의 시퀀스를 나타내도록 생성된 샘플들의 시퀀스를 수신하는 기능으로서, 이때 상기 샘플들의 시퀀스는, 샘플들의 시퀀스의 제 1 위상과 제 2 위상에 따라, 제 1 샘플 스트림과 제 2 샘플 스트림을 포함하는 기능과, (b)상기 제 1 샘플 스트림과 제 2 샘플 스트림으로부터 제 1 심볼과 제 2 심볼을 검출하는 기능과, (c)상기 제 1 샘플 스트림에서 제 1 동기화 데이터를, 상기 제 2 샘플 스트림에서 제 2 동기화 데이터를 조사하여, 제 1 심볼과 제 2 심볼의 제 1 검출 신뢰도와 제 2 검출 신뢰도를 추정하는 기능을 포함하는 리시버를 포함하는 것을 특징으로 한다.
또 다른 실시예에서, 디지털 전송 링크를 통해 데이터를 수신하기 위한 장치에 있어서, 상기 장치는 (a) 오버-샘플링된 심볼들의 시퀀스를 나타내기 위해 생성된 샘플들의 시퀀스를 수신하는 기능으로서, 이때 상기 샘플들의 시퀀스는, 상기 샘플들의 시퀀스의 제 1 위상 및 제 2 위상에 따라, 제 1 샘플 스트림과 제 2 샘플 스트림을 포함하는 기능과, (b) 상기 제 1 샘플 스트림 및 상기 제 2 샘플 스트림으로부터 제 1 심볼 및 제 2 심볼을 검출하는 기능으로서, 이때, 상기 검출 기능은 하나 이상의 검출 패턴 Pattern i 을 하나 이상의 플래그 Flag i 에 연계시키는 동적 업데이트 테이블(dynamically updated table)에 따라 진행되며, 이때 Flag i 는, Pattern i 에 연계된 심볼의 폭과, 샘플의 시퀀스를 생성하기 위해 사용되는 오버-샘플링 률 L 간의 차이를 나타내는 값을 갖는 기능과, (c) 플래그 값을 감소시키기 위해 하나 이상의 이퀄라이저 매개변수를 조정하는 기능을 포함하는 리시버를 포함하는 것을 특징으로 한다.
컴퓨터 시스템의 프로세서가 디지털 전송 링크를 통해 들어오는 데이터를 처리할 수 있게 하는 컴퓨터 실행 가능한 인스트럭션을 포함하는 컴퓨터 판독형 매체에 있어서, 상기 컴퓨터 판독형 매체는, 오버-샘플링(over-sampling)된 심볼의 시퀀스를 대표하도록 생성된 샘플들의 시퀀스를 수신하는 단계와, 제 1 샘플 스트림과 제 2 샘플 스트림으로부터 제 1 심볼과 제 2 심볼을 검출하는 단계와, 채널 응답 길이(channel response length)를 추정하는 단계를 실행시키는 컴퓨터 실행 가능한 인스트럭션을 포함하는 것을 특징으로 한다.
컴퓨터 시스템의 프로세서가 디지털 전송 링크를 통해 들어오는 데이터를 처리할 수 있게 하는 컴퓨터 실행 가능한 인스트럭션을 포함하는 컴퓨터 판독형 매체에 있어서, 상기 컴퓨터 판독형 매체는, 오버-샘플링된 심볼의 시퀀스를 나타내도록 생성된 샘플들의 시퀀스를 수신하는 단계로서, 이때 상기 샘플들의 시퀀스는, 샘플들의 시퀀스의 제 1 위상과 제 2 위상에 따라, 제 1 샘플 스트림과 제 2 샘플 스트림을 포함하는 단계와, 상기 제 1 샘플 스트림과 제 2 샘플 스트림으로부터 제 1 심볼과 제 2 심볼을 검출하는 단계와, 상기 제 1 샘플 스트림에서 제 1 동기화 데이터를, 상기 제 2 샘플 스트림에서 제 2 동기화 데이터를 조사하여, 제 1 심볼과 제 2 심볼의 제 1 검출 신뢰도와 제 2 검출 신뢰도를 추정하는 단계를 실행시키는 컴퓨터 실행 가능한 인스트럭션을 포함하는 것을 특징으로 한다.
컴퓨터 시스템의 프로세서가 디지털 전송 링크를 통해 들어오는 데이터를 처리할 수 있게 하는 컴퓨터 실행 가능한 인스트럭션을 포함하는 컴퓨터 판독형 매체에 있어서, 상기 컴퓨터 판독형 매체는, 오버-샘플링된 심볼들의 시퀀스를 나타내기 위해 생성된 샘플들의 시퀀스를 수신하는 단계로서, 이때 상기 샘플들의 시퀀스는, 상기 샘플들의 시퀀스의 제 1 위상 및 제 2 위상에 따라, 제 1 샘플 스트림과 제 2 샘플 스트림을 포함하는 단계와, 상기 제 1 샘플 스트림 및 상기 제 2 샘플 스트림으로부터 제 1 심볼 및 제 2 심볼을 검출하는 단계로서, 이때, 상기 검출 단계는 하나 이상의 검출 패턴 Pattern i 을 하나 이상의 플래그 Flag i 에 연계시키는 동적 업데이트 테이블(dynamically updated table)에 따라 진행되며, 이때 Flag i 는, Pattern i 에 연계된 심볼의 폭과, 샘플의 시퀀스를 생성하기 위해 사용되는 오버-샘플링 률 L 간의 차이를 나타내는 값을 갖는 단계와, 플래그 값을 감소시키기 위해 하나 이상의 이퀄라이저 매개변수를 조정하는 단계를 실행시키는 컴퓨터 실행 가능한 인스트럭션을 포함하는 것을 특징으로 한다.
디지털 전송 링크를 통해 오버-샘플링된 데이터가 전송될 때, 결정성 지터(deterministic jitter) 및 비-결정성 지터(non-deterministic jitter)가 있는 환경에서, 내성이 강한 작동을 제공하는 디지털 리시버를 사용하는 것이 바람직하다. ISI 때문에, 오버-샘플링된 데이터가 비트 당 하나 이상의 샘플로 반복될지라도(가령, L=3의 바람직한 오버-샘플링 인자를 이용하여 3번), 비트 값 b가 리시버에 도달하지 않을 수 있으나, 대신 완벽하게 반복되는 샘플 시퀀스 bbb로서, 샘플 시퀀스 값을 포함할 수 있다. 상기 샘플 시퀀스 값은 b와 같지 않다. 예를 들어, 비트 값 0은 000으로서 도달할 수 있거나, 지터에 따라서, 001, 100, 101, 또는 그 밖의 다른 조합으로 도달할 수 있다. 그러므로 심볼을 명료하게 가리키기 않는 다수의 샘플로부터 상기 심볼을 추론해내는 것이 과제이다.
전술한 바와 같이, 하나의 명료한 접근법은 샘플들의 과반수 투표를 사용하는 것이다. 그러나 이는 많은 경우에 있어서 동작하지 않는다. 왜냐하면 샘플의 전송된 스트림에서 심볼 경계부에 대한 정보가 추측되기 때문이며, 판단하고 유지하는 것이 그 자체로도 난제이기 때문이다. 또 다른 접근 예가, 변환을 검사함으로써, 그리고 일부 경우에서 트래킹 루프(tracking loop)를 구현함으로써, 신호의 위상을 트래킹한다. 그러나 위상 트래킹은 이상적인 샘플링 위치에 영향을 주고, 따라서 트래킹되어야할 비-결정성 지터로부터 초래된 위상 편이와, 채널 메모리에서 기인하고, 이상적인 샘플링 위치에 영향을 주지 않으며, 따라서 트래킹될 필요가 없는 위상 편이를 구분하지 않는다. 위상 트래킹의 또 다른 예로는, ISI로 인한 경계부 편이는 고속 프로세스이고, 트래킹 루프의 대역폭보다 더 높은 속도로 발생한 다는 관찰을 기반으로 트래킹 루프의 대역폭을 수정함으로써 채널에서 변화되기 위해 트래킹 루프의 감도를 떨어트리는 시도를 포함한다.
낮은 주파수의 불안정성을 다룰 때는 이러한 접근 법에 의해, 잘 동작하지만, 가령, 주파수 생성기, 또는 무선 링크에 관련된 문제점(도플러 효과), 케이블의 혼선, 슬라이서 및 PLL에 의해 초래된 높은 주파수의 지터로 인한 와이드 노이즈 스펙트럼이 위상 트래커(phase tracker)의 성능을 제한할 수 있다. 따라서 리시버의 성능을 향상시키는 것이 바람직하다.
도 1은 본 발명의 첫 번째 실시예에 따르는, 디지털 전송 링크를 통해 데이터를 수신하는 방법 및 시스템을 도식한 도면이다. 트랜스미터(51)는 샘플링된 데이터를 채널(52)을 통해 전송한다. 오버-샘플링된 시퀀스 검출기(100)(또는 리시버라고 일컬어짐)는 상기 전송된 신호를 수신하고 디코딩한다. 검출기(100)는, 데이터의 위상의 최적 샘플링을 트래킹하는 것 대신에, 샘플링된 데이터의 안정성의 검출을 트래킹하는 것을 기반으로 하고 있다. 도면의 간략성을 위해, 이진 알파벳을 사용하는 하나의 링크를 갖는 하나 이상의 바람직한 실시예가 공개되며, 이때, 각각의 심볼은 두 개의 값(가령 +1과 -1, 또는 0과 1) 중 하나를 취한다. 그러므로 샘플 당 하나의 비트의 비율로 동작하는 하나 이상의 실시예가 공개되며, 오버-샘플링 인자(over-sampling factor)는 낮게 유지되고, 여러 경우에서, 이 값은 2 내지 4 샘플이다. 그러나 공개된 실시예의 작동을 위한 필수 조건이 있는 것은 아니며, 본 발명은 더 복잡한(이진이 아닌) 알파벳을 갖는 링크에도 동일하게 적용 가능하고, 하나 이상의 비트를 갖는 정보를 포함하는 샘플뿐 아니라, 더 높은 오버- 샘플링 인자도 유사하게 취급될 수 있다.
예를 들어(그러나 제한받지 않음), L=3인 오버-샘플링 인자를 이용하여, 그리고 단일 비트 샘플링을 사용하여 검출기(100)의 작동이 보여진다. 종래의 시퀀스 검출기와는 달리, 본 검출기(100)는 (1/L UI의 명목 위상 오프셋을 갖는) 서로 다른 샘플링 위상에 대하여 샘플 시퀀스를 별도로 분석하고, 가장 신뢰도 높은 검출을 허용하는 샘플 시퀀스를 뽑는다. 서로 다른 샘플링 위상에 대하여, 상기 검출기(100)는 돌아보기 정보(look-behind information)와 미리보기 정보(look-ahead information)(즉, 프리-커서(precursor)와 포스트-커서(post-cursor) 데이터)의 일부를 조사하여, 단순한 심볼 단위 검출(symbol-by-symbol detection)을 개선시킨다. 덧붙여, 검출 성능을 더욱 개선시키기 위해 오버-샘플링된 정보가 사용된다. 이는, 샘플링 위상이 결정되면 오버-샘플링된 데이터를 폐기하는 종래의 “위상 피커(Phase Picker)”와 대조적이다.
검출 성능에 있어서, 본 발명은 컴퓨터 연산 효율적이며, 따라서 종래의 시퀀스 검출기에서 현재 가능한 것을 상회하는 데이터 속도, 또는 비용 제약 사항에서 성공적으로 적용될 수 있다.
변환 구동 위상 트래킹(아날로그, 또는 디지털)을 이용하는 본 발명의 하나 이상의 실시예를 조합함으로써, 검출 성능이 추가로 개선될 수 있다. 예를 들어, ISI와 큰 ‘위상 도약(phase hits)’이 하나 이상의 본 발명의 실시예를 이용하여 취급되는 동안, 트래킹 루프에 의해 위상 노이즈와 주파수 오프셋이 감소할 수 있다. 실제로, 본 발명의 오버-샘플링된 검출기(100)가 위상 변이(예를 들면 ISI)를 다루는 동안, 느린 위상 변화뿐 아니라, 비-결정성 위상 노이즈가 좁은 대역폭 피드백 루프에 의해 트래킹될 수 있다.
도 2는 본 발명의 실시예에 따르는, 디지털 전송 링크를 통한 데이터의 수신을 위한 방법을 도식한 흐름도이다. 스텝(12)에서 제 1 심볼을 디코딩하면서 시작되는, 본 발명의 방법이 다음의 스텝으로 묘사된다.
- (L개의 위상으로부터의) 각각의 샘플링 위상에 대하여(스텝(14)에서 제 1 위상에 대하여 시작된다), 스텝(16)에서, 관찰 윈도우(observation window)(W)를 통해 샘플을 조사한다. 상기 윈도우는 통상적으로 현재 심볼에 대응하는 L개의 샘플뿐 아니라, 이전, 그리고 다음번 심볼로부터의 샘플을 포함한다. 예를 들어, L=3의 오버-샘플링 인자를 갖는 시스템에 있어서, 통상적인 관찰 윈도우(W)는 5, 또는 6 샘플을 포함할 수 있다. W=5인 예제 경우에 있어서, 현재의 L=3인 샘플에 추가로, 하나의 미리보기 샘플(look-ahead sample)과 하나의 돌아보기 샘플(look-behind sample)이 사용될 수 있다. W=6인 경우에서, 현재 심볼에 대하여 L=3 샘플에 추가로, 그리고 L과 W의 다른 값에 대해 유사하게, 두 개의 돌아보기 샘플과 하나의 미리보기 샘플이 사용될 수 있다.
- 다음의 스텝(18)에서, 앞서 선택된 샘플을 사용하여, 각각의 가능한 샘플링 위상에 대한 현재 심볼 값의 검출이 수행된다. 미리보기 샘플과 돌아보기 샘플뿐 아니라, 샘플 스트림, 또는 검출기(100) 출력 스트림에 대한 과거의 결정이, 검출기 성능을 향상시키기 위해 사용될 수 있다.
- 스텝(20)에서, 각각의 샘플링 위상에 대하여 검출 신뢰성을 평가한다(즉, 결정 불확실성을 산정한다.).
- 스텝(22)에서, 가장 높은 검출 신뢰도를 갖는 샘플링 스트림을 선택한다(즉, 가장 낮은 결정 불확실성을 갖는 샘플링 스트림을 선택한다.). 다음에서 서술될 바와 같이, 불필요한 스트림 스위칭(stream switching)을 피하기 위해, 하나 이상의 선형/비선형 필터가 선택 프로세스를 제어할 수 있다. 또는, 특정 실시예에서, 필요하다면 필터링 없는 심볼 단위 스위칭이 사용될 수 있다.
- 스위칭 프로세스가 심볼 경계부를 교차시킨다고 스텝(32)에서 판단될 경우, 스텝(36)에서, 탄성 버퍼(elastic buffer)를 조정한다. 일반적으로, 기존 위상과 새로운 위상 사이의 차이의 절대 값이 1/2 UI 이상일 경우, 심볼 경계부는 교차된다. 가령, L=3인 오버-샘플링 인자에 대하여, 0 -> 2, 또는 2 -> 0 변환이 발생할 때, 교차가 발생한다. 큰 오버-샘플링 인자, 가령 L=5에 대해, 다음의 변환 중 임의의 변환이 심볼 드라핑(dropping: 누락), 또는 듀플리케이션(duplication: 중복)을 초래한다: 0 -> 4, 1 -> 4, 0 -> 3, 4 -> 0, 4 -> 1, 3 -> 0. 모든 경우에서, 기존 위상과 새로운 위상의 차이는 3, 또는 4이다, 즉, 1/2 UI 이상이다(본 경우에서는 2.5). 탄성 버퍼가 다음에서 설명된다. 또는, 각각의 샘플링 스트림에 대하여 현재의 심볼 포인터가 조정되어, 경계부 교차를 이룰 수 있다.
- 스텝(38)에서, 스트림에서 남아있는 심볼에 대하여 앞선 스텝들이 반복된다.
앞서 언급한 스텝이 다음에서 더욱 상세하게 서술된다.
본 발명은, 샘플링 위상이 보정된다고 가정하고, 현재의 심볼의 값을 추측할 뿐 아니라, 이러한 추측의 신뢰도를 산정하는 것이다. 종종 모든 가능성 있는 샘플링 위상이 동일한 심볼 값을 생산할 것이다. 예를 들어, 심볼 스트림이 동일한 값(가령, 값 1)을 갖는 심볼의 긴 런(run)을 가질 경우, 그리고 검출기(100)가 이러한 런(run)의 중앙에 있을 경우, 위상에 관계없이 검출된 값이 1이 될 것이기 때문에, 샘플링 위상은 고려되지 않는다. 덧붙이자면, 이러한 추측은 매우 신뢰할 만하다, 즉 이러한 추측에 관계된 불확실성은 0이다. 이것은 사소한 예제이지만, 상기 검출기(100)가 심볼 값을 정확하게 검출하기 위해, 샘플링 위상을 항상 알 필요는 없다는 사실을 알 수 있다.
위상-불면 검출 결과를 갖는 또 다른 시퀀스로서, 다음의 예를 고려해보자(본 예에서, L=3이고 W=5):
위상 0: 000.111.101.111.000, 이는 01010으로서 디코딩된다.
디코딩된 데이터: --0-----0-----1-----0---
위상 1: 001.111.011.110.0, 이도 역시 01010으로서 디코딩된다.
위상 2: 011.110.111.100.0, 이는 1010x로서 디코딩된다(즉, 1 심볼이 빨라졌다.).
앞의 예에서, 선택된 샘플링 위상과 관계없이, 올바른 검출 결정을 내리는 것이 가능하다. 왜냐하면, 검출된 데이터의 3개의 스트림 모두가 나타난 4 심볼에 걸쳐 동일하기 때문이다.
그러나 앞의 예에서, 검출의 신뢰도는 서로 다른 위상에 대하여 다르다. 예를 들어, 단 하나의 가능한 심볼 값을 대표할 수 있는 샘플의 패턴을 모든 심볼이 갖기 때문에, 위상 0의 데이터는 신뢰성 있게 디코딩될 수 있다. 위상 0에 있어서 하나의 심볼을 제외한 나머지는 심볼 경계부를 명확하게 형성한다. 또한, 인접한 두개의 심볼 1이 하나의 0 샘플로 인하여 분리됐기 때문에, 모호함 없이 샘플 패턴 1.101.1.1이 디코딩될 수 있다. 이는 비교적 높은 ISI를 갖는 경우에 대응하며, 이에 따라서 다소 얇은 0 피크(zero peak)가 야기되며, 따라서 생산적이고 좁은 심볼이 야기된다. 따라서 위상 0에 대응하는 시퀀스는 낮은 레벨의 불확실성을 나타내며, 빠르게 디코딩되고, 0의 누적“검출 메트릭(detection metric)”을 갖는다. 결정 메트릭(본원에서 메트릭이라고 칭해질 수 있음)을 심볼 시퀀스에게 할당하여, 불확실성의 레벨을 나타내고, 들어오는 샘플 시퀀스로부터 심볼을 디코딩할 때, 이러한 결정 메트릭을 사용할 수 있는 것이 그 아이디어이다.
이와 대조적으로, 위상 1과 위상 2의 스트림에 대한 데이터를 추측하는 것의 신뢰성은, 위상 0의 스트림의 경우보다 더 낮다. 일부 샘플 패턴은 혼란스럽고 모호하게 나타날 수 있고, 모호함 없이, 시퀀스가 검출될 수 있을 지라도, 위상 지터와 조합된 심각한 ISI가 있는 환경, 또는 데이터의 주파수 변조의 환경에서, 상기 검출은 잘못될 수 있다. 따라서 위상 1과 위상 2 스트림에 대한 메트릭은 위상 0의 스트림의 경우 보다 더 높게 설정되며, 그에 따라서 위상 1과 위상 2 스트림에 대한 검출 프로세스의 증가된 불확실성(또는 감소된 신뢰성)을 나타낸다. 예를 들어, 위상 1과 위상 2의 스트림에게, 위상 0의 스트림의 0 메트릭과 대조적으로 2 메트릭이 주어질 수 있다.
다음에서, 리시버의 구현예로 제안된 예시적인 검출 패턴을 나타낸다.
L=3과 W=5에 대한 예시적인 데이터 검출 패턴
다른 실시예들 사이에서, 검출기(100)의 두 가지 실시예가 여기서 서술될 것이다. 이전에 검출된 값(즉, 이전의 심볼에 대해 결정된 값)을 사용하는 하나의 실시예와, 이전에 검출된 값을 사용하지 않는 하나의 실시예가 있다. 현재 심볼의 검출에 있어 불확실성을 감소시키기 위해 이전 값이 사용되는 설계안을, 본원에서는 결정 피드백 검출(Decision Feedback Detection), 또는 DF 설계안이라고 일컫는다. 이러한 설계안은 검출의 신뢰성을 향상시킨다(즉, BER을 감소시킨다.). 일부 경우에서, 추가적인 하드웨어의 비용이 들 수 있다.
다음의 테이블은 DF 검출기에 대한 제안된 검출 패턴을 제공한다.
Figure 112006069151912-PAT00001
테이블 1
테이블 1에서, 0 011 0, 0 011 1, 0 101 1, 0 110 1(16진법 표기법으로는 06, 07, 0B, 0D)의 4가지 패턴이 DF 값(“Previous Value" 항목)에 종속적임을 알 수 있다. 따라서 이러한 패턴에 대하여 검출의 품질을 합리적으로 저하시킴으로써, 단순화된 비-DF 검출기(non-DF detector)가 구현될 수 있음이 결론 내려진다.
스트림 선택
각각의 스트림에서 현재의 심볼에 대하여 메트릭이 연산되면, 스트림 선택이 이뤄질 수 있다. 통상적으로, 위상 결맞음(phase coherence)의 바람직한 양을 유지하기 위해, 그리고 스트림 검출 사이에서의 빠른 스위칭을 방지하기 위해, 일부 종류의 필터링(가령, FIR(Finite Impulse Response), IIR(Infinite Impulse Response), 비선형 필터링)이 사용될 수 있다. 왜냐하면, 이러한 스위칭이 검출 신뢰도를 저하시킬 수 있기 때문이다.
다른 스트림으로의 스위칭을 결정하기 전에, 특정 렝스(length)의 지난 검출 계보가 고려될 경우, 검출기(100)가 더욱 정교하게 만들어질 수 있다. 이는 전술한 바와 같이, 여러 가지 독립적인 프로세스, 가령 ISI, 또는 위상 지터, 또는 주파수 변조, 또는 클럭 주파수 오프셋, 또는 그 밖의 다른 프로세스가 심볼 경계부에 영향을 끼치기 때문이다. 가령 지터, 또는 특정 영역 ISI까지의 일부 프로세스는 짧은 위상 결맞음, 즉, 심볼 단위 기반 상의 높은 변화율을 갖는다. 각각의 스트림에서의 패턴 디코더는 짧은 주기의 편이를 다룬다.
또 다른 프로세스, 가령 주파수 오프셋, 또는 주파수 변조가 훨씬 더 긴 위상 결맞음 주기를 가지며, 따라서 패턴 검출기에 의해 다뤄지기 적합하지 않는다. 이러한 경우에서, 스트림 스위칭이 수행되며, 따라서 샘플링 위상 트래킹이 (간접적으로) 이뤄진다.
DVI/HDMI 애플리케이션을 위한 하나의 실시예에서, per-스트림 기반 상에서 구해진 이동 평균법(moving average)으로서, 필터(즉, 1-D 필터의 L)가 단순하게 구현될 수 있으며, 그 후, 비-선형 임계치가 뒤따른다. 이에 따라, 현재 스트림의 메트릭과 후보자 스트림의 메트릭 사이의 차이가 특정 애플리케이션에 종속적인 임계치 이상이지 않으면, 스트림 스위칭이 방지된다.
하나의 실시예에서, 가장 작은 메트릭을 갖는 후보자 스트림이 선택된다. 그러나 그 밖의 다른 전략이 역시 사용될 수 있다.
심볼 값이 최종적으로 선택되기 전에, 탄성 버퍼(Elastic Buffer)를 이용하여, 후보자 스트림의 약간의 조정이 이뤄질 수 있으며, 이는 아래에서 설명된다.
스트림 스위칭 및 탄성 버퍼의 역할
새로운 후보자 스트림의 선택 프로세스에서, 현재 스트림과 제안된 스트림간의 차이가 L/2 이상일 경우(즉, UI 위상 점프의 1/2 이상일 경우), 상기 검출 프로세스에 의해, 심볼 경계부가 교차된다. 검출기(100)가 추가적인 스텝을 거치지 않을 경우, (위상 점프 방향에 의해 결정되는 바와 같이,) 하나의 심볼이 듀플리케이션(duplication: 중복)되거나 드라핑(dropping: 누락)됨으로써, 잘못된 검출이 초래될 수 있다.
예를 들어, UI의 도입부에 근접한 스트림(가령, L=3의 오버-샘플링 인자를 갖는 시스템에서의 위상 0의 스트림)을 사용하고, UI의 종단부에서의 스트림(가령, 본 경우에서는 위상 2의 스트림)을 선택할 때, 심볼 경계부는 교차할 것이며, 필요한 스텝을 거치지 않을 겨우, 검출된 스트림에서 하나의 심볼이 손실될 것이다(즉, 드라핑(dropping)이 발생한다).
거꾸로 말하면, 위상이 UI의 1/2 이상만큼 뒤쪽 방향으로 이동할 경우(가령, 본 예제에서는 위상 2의 스트림에서 위상 0의 스트림으로 이동할 경우), 상기 심볼은 두 번 샘플링될 수 있으며, 따라서 검출된 스트림에서, 심볼 듀플리케이션(duplication)이 발생한다.
앞서 언급한 문제점들에 대한 하나의 가능성 있는 해결책은, 탄성 버퍼(EB)를 추가시키는 것을 포함하며, 또는 더 일반적으로는 스트림 선택이 수행되기 전에 변성 심볼 딜레이(variable symbols delay)를 추가시키는 것을 포함한다. 앞쪽으로 위상이 이동하는 경우에서(가령, 앞서 언급한 예제에서는, 위상 0의 스트림에서 위상 2의 스트림으로의 이동), 탄성 버퍼의 길이(즉, 딜레이의 정도)가 하나의 심볼만큼 감소한다. 역으로, 위상 지연의 경우(가령, 위상 2의 스트림에서 위상 0의 스트림으로 지연)에서, 탄성 버퍼의 길이가 하나의 심볼만큼 증가한다.
본 발명의 사상을 그려내기 위한 목적으로 추상 탄성 버퍼(와 변성 딜레이)가 사용됐으나, 이에 제한받지 않는다. 실제 구현예에서는 다양한 접근법이 사용될 수 있다. 예를 들어, 데이터의 여러 심볼 값을 보유하고 있는 멀티플렉서(multiplexer)와 공용 레지스터(common shared register)를 기반으로 하는 병렬 구현법이 사용될 수 있다. 그러나 실제 리시버가, 데이터를 버퍼링하고 지연시키는 기능을 하는 임의의 구현예를 사용할 수 있다는 이해를 지닌채, 다음의 서술에서 탄성 버퍼의 개념을 계속 사용한다.
디코더가 메트릭을 연산하고, 현재 심볼의 검출이 이뤄진 후 스위치 결정을 행하도록 하는 시간이 정해진다. 이러한 시점에서, 추가적으로, 탄성 버퍼의 길이 가 조정된다. 그러나 다음 심볼 간격 동안, 새로운 후보자 스트림이 선택된다. 다시 말하면, 위상 스위칭 프로세스가 심볼 검출 중에(즉, 이전 심볼이 검출된 후, 다음 심볼이 처리되기 전에) 발생하는 바가 시각화될 수 있다. 그 밖의 다른 구현법이 가능하다. 예를 들어, 어떠한 딜레이도 없이, 플라이(fly) 상에서 현재 심볼에 대하여 스위칭이 이뤄질 수 있다. 그러나 이러한 접근법에 따라, 많은 실전 경우에서 검출 품질의 명확한 향상은 없고, 하드웨어 복잡도가 증가될 수 있다.
리시버 동작의 조정되지 않는 시기 동안, 개시될 때, 또는 새로운 링크 연결이 확립될 때, 상기 탄성 버퍼는 조정 한계에 도달할 수 있다. 이러한 경우에서, 상기 버퍼(즉, 딜레이의 정도)가 강제로 가운데로 재-정렬될 수 있으며, 데이터 손실의 가능성이 초래된다. 이러한 가운데로 재-정렬은 조정 한계에 대한 탄성 버퍼의 반동에 의해 초래되고, 심볼 경계부가 교차하는 경우에서 중복되거나 누락된 심볼을 보상할 수 없기 때문에 발생하는 다중 에러를 초래하는 에러 전파 현상을 방지한다.
탄성 버퍼 길이의 0 이하로의 감소(즉, 네거티브 딜레이의 요청), 또는 최대 길이 한계를 넘어서는 탄성 버퍼 길이의 증가를 검출함으로써 이러한 가운데로 재-정렬은 동작한다. 두 경우 모두에서, 상기 버퍼 길이(즉, 딜레이)가 지정 값으로 설정된다. 이러한 값이 고정될 수 있고, 또는 선택적으로 조정될 수 있다.
탄성 버퍼가 EBlength로 표시되는 길이를 갖는 간단한 구현예에서, 고정된 중앙 값 EBlength/2가 사용될 수 있다. 예를 들어, 7 심볼의 EBlength에 대하여, 상기 중 앙 값은 3 심볼로 설정될 수 있다.
또는, 더욱 정교한 구현법에 의해, 탄성 버퍼의 성향이 추적되어, 경계부가 교차하는 쪽으로 버퍼링을 위한 더 많은 공간이 제공되기 위해, 오버플로우되고 가운데로 재-정렬될 수 있다. 예를 들어, 순간적인 양 주파수 오프셋(momentary positive frequency offset)이 존재하고, 리시버 샘플러가 들어오는 데이터의 위상 뒤쪽에서 지체하고 있을 경우, 상기 샘플링 위상이 보강될 수 있고, 잠재적으로 영 딜레이 한계(zero delay limit)에 도달하게 된다. 이러한 경우에서, 상기 버퍼는 최대 딜레이의 2/3까지 가운데 재-정렬되어, 한계까지 다시 도달할 확률, 그리고 그로 인하여 데이터 에러가 발생되는 확률이 감소될 수 있다.
전체 구조
본 발명의 데이터 검출 방법 및 시스템의 바람직한 구현법의 구조가 지금부터 서술된다. 도 3은 본 발명의 실시예에 따르는, 데이터 검출기(100)를 도식한 다이어그램이다. 데이터 검출기(100)는 패턴 분석기(110)와, 메트릭 필터(130)와, 스트림 스위처(140)와, 탄성 버퍼(120)와, 후보자 스트림 셀렉터(150)를 포함한다.
들어오는 L배 오버-샘플링된 데이터(101)가 패턴 분석기(110)로 유입된다. 이 블록에서, 상기 들어오는 데이터 패턴이 per-위상을 기반으로 분석되고, 그 값의 L개의 후보자 스트림이 생성된다. 추가로, 상기 블록에서, 부가 정보(가령, 샘플링 위상 추정 값, 등화 측정 값의 품질 등)(152)의 추가적인 스트림이 생성될 수 있다. 본 발명은 값(V) 스트림(111)과 메트릭(M) 스트림(112)으로 제한된다.
L개의 per-위상 메트릭 스트림 전체는 본원에서 “원시 메트릭(raw metrics)"이라고 일컬어질 수 있으며, 메트릭 필터(130)에 의해 추가적으로 처리되어 메트릭 값의 짧은 길이의 불안정 상태가 억제되고, 상기 메트릭의 본질적인 결맞음이 이용될 수 있다. 상기 검출기(100)는 후보자 스트림의 품질의 변동 환경에서, per-심볼 기반으로 스트림을 선택하는 대신에, 안정적인 흐름을 따른다. 이는 스트림내의 모든 심볼에 대한 메트릭 추정 값이 신뢰할만하지 않기 때문이며, per-심볼 기반으로 그들을 추적하기 위한 시도(즉, 심볼 레이트(symbol rate)를 이용한 시도)는 잘못되거나 불필요한 스트림 스위칭을 초래할 수 있다. 상기 메트릭 필터(130) 블록에서 이러한 목표를 이뤄내고, 전체 검출기(100)의 트래킹 원동력을 대강 결정할 수 있다.
메트릭 스트림이 필터링되면(본원에서, 이러한 메트릭을 “가공된(cooked)” 메트릭이라고 일컬음), L개의 가공된 메트릭(131)이, 어느 스트림이 선택될 것인지를 결정하는 스트림 스위처 블록(140)으로 전송된다. 또한 스트림 스위처 블록(140)은 탄성 버퍼(120)의 길이를 제어하여, 심볼 경계부가 교차하는 경우에서, 버퍼링 딜레이를 조정할 수 있다. “위상 선택”신호(142)에 의해, 상기 후보자 스트림 선택 데이터가 전송되고, 탄성 버퍼(120)의 딜레이 값이 “심볼 선택” 신호(141)에 의해 전송된다.
상기 탄성 버퍼 블록(120)은 후보 스트림을 스트림 스위처(140)에 의해 특정된 정도만큼 지연시킨다. 동일한 심볼의 간격만큼 L개의 후보 스트림이 지연된다. 실제 하드웨어 구현예에서, 탄성 버퍼 블록(120)이, 적정 탭을 선택하기 위한 후보 스트림과 멀티플렉서의 어레이 사이에서 공유되는 멀티-탭 시프트 레지스터(multi- tapped shift register)로서 구현될 수 있다. 가령, 각각의 스트림에 대한 변성 길이의 시프트 레지스터 같은 다른 구현예가 가능하다.
딜레이된 후보 스트림이 후보 스트림 셀렉터(CSS: Candidate Stream Selector)(150)로 적용되어, L개의 스트림 중 하나는 보유되고, 그 나머지 데이터는 폐기된다. 상기 보유된 스트림은 검출기(100)의 출력 데이터 스트림(151)을 대표한다. 본 발명의 중요하고 바람직한 측면은 전체 검출기(100) 토폴로지에서 피드백 루프가 없다는 것이다. 이로써, 병렬 검출기(100) 구현이 촉진되고, 매우 고속의 작업, 예를 들어 기가비트/초 이상의 데이터 속도에 적합한 기법이 만들어진다.
패턴 분석기
도 4는 본 발명의 실시예에 따르는 패턴 분석기(110)를 도식하는 블록 다이어그램이다. 이러한 들어오는 데이터 샘플(201)이 특정 딜레이를 갖는 시프트 레지스터(210)로 전송된다. 상기 시프트 레지스터(210)는 LSR개의 샘플을 보유하기에 충분하며, 이때
LSR = 2L + NLB + NLA - 1이다.
이때, L은 오버-샘플링 인자이고, NLA는 패턴 분석에 요구되는 미리보기(LA: Look Ahead) 샘플의 개수이며, NLB는 돌아보기(LB: Look Behind) 샘플의 개수이며, LSR은 시프트 레지스터(210)의 최소 길이이다.
예를 들어, 3배 오버-샘플링과 5 샘플 패턴 분석의 경우(즉, 하나의 LA와 하 나의 LB 샘플, 결정 피드백(DF) 샘플은 제외함)에서, 시프트 레지스터(210)는 7개의 샘플을 병렬로 생산한다. 그러나 시프트 레지스터(210)를 사용하는 이러한 특정 바람직한 실시예가 이해하기 더 쉬운 작동을 하지만, 그 밖의 다른 구현법도 가능하다. 예를 들어, 멀티플렉서를 갖는 병렬 레지스터가 사용되어, (높은 데이터 속도에서는 필수적인) 데이터의 병렬 프로세싱이 촉진될 수 있고, 복잡도와 전력 소모가 감소될 수 있다.
시프트 레지스터(210)로부터, 샘플(211)이 패턴 분석기 인자(220,230...240)의 어레이로 전송된다. 명료성을 목적으로, 도 4에서 처음 두 개와 마지막 패턴 분석기 인자만이 도식된다. 각각의 패턴 분석기 인자(220...240)가 per-심볼 기반으로 제공되는 샘플들의 적정 집합을 관찰하고, 검출 값뿐 아니라 추정 메트릭, 그리고 그 밖의 다른 필요한 정보를 산정한다. 그 결과로서, 후보 값 및 그의 메트릭의 L쌍이 라인(202, 203)을 통해 각각 전송된다.
패턴 분석기의 구성 인자
도 5는 본 발명의 하나의 실시예에 따르는, 패턴 분석기 인자를 도식하는 블록 다이어그램이다. LPA = NLB + L + NLA 샘플의 들어오는 총 집합이 패턴 분석기(110)로부터 라인(301)을 통해 수신되고, LUT(Look Up Table: 조사 테이블)(310)로 입력된다. 덧붙이자면, 앞서 결정된 값(210)이 레지스터(320)로부터 수신된다. per-심볼 기반으로 상기 레지스터(320)가 업데이트된다. 즉, 검출기 사이클 당 한번 업데이트된다.
상기 조사 테이블(310)은 값 "V"(312)와, 메트릭 "M"(331)을 생산할 뿐 아니라, 위상, 등화(equalization) 등에 대한 부가 정보(313)도 생산한다. 상기 조사 테이블(310)은 ROM(Read Only Memory)이나, 랜덤 로직(random logic)을 이용하여 구현될 수 있다. 후보 값 "V"(312)이 레지스터(320)에 저장되며, 다음 심볼의 처리 동안 사용될 것이다.
탄성 버퍼
도 6은 본 발명의 하나의 실시예에 따르는, 탄성 버퍼(120)를 도식한 블록 다이어그램이다. L개의 후보 스트림 모두가 라인(401)을 통해 수신되고, per-심볼 기반으로 L개의 시프트 레지스터(410, 420...430)의 어레이로 이동한다. 딜레이 신호(402)의 제어하에서, 각각의 시프트 레지스터(410, 420, ..., 430)의 적정 탭이, 대응하는 L개의 멀티플렉서(440, 450...460)의 총체에 의해, 선택된다. 멀티플렉서(440, 450... 460)의 출력(441, 451...461)은, 적정히 딜레이되어, 신호(405)를 통해 전송되는 L개의 후보 스트림의 집합을 포함한다. 탄성 버퍼(120)의 다른 구현법, 가령 적정 멀티플렉서를 사용하여 L개의 스트림 간에서 공유되는 병렬 로드 레지스터(parallel load register)가 가능하다. 그 밖의 다른 구현법도 가능하다.
스트림 스위처
도 7은 본 발명의 하나의 실시예에 따르는, 스트림 스위처(140)를 도식하는 블록 다이어그램이다. 적정하게 필터링된(가공된) 메트릭 Min이 메트릭 필터(130)로부터 라인(501)을 통해 수신된다. 상기 가공된 메트릭이 L-웨이 비교측정기(L-way comparator)(510)로 전송되며, 이때 들어오는 메트릭이 per-심볼 기반으로 비교되며, L개의 후보 스트림 중 어느 하나가 올바를 가장 높은 가능성을 현재 갖고 있는지를 판단한다. 본 실시예에서, 메트릭이 더 낮을수록, 후보 값에 관련하여 결정이 올바를 가능성이 더 높아진다. 따라서 이러한 경우에서, 비교측정기(510)는, 가장 낮은 가공된 값을 갖는 스트림을 판단할 수 있다. 이러한 스트림의 개수가 스위치 필터(520)로 라인(511)을 통해 전송된다.
상기 스위치 필터(SF)(520)는 선형, 또는 비선형 필터링을 수행하여, 메트릭의 작고 짧은 변화에 대하여 후보 스트림이 스위칭되는 것이 방지될 수 있다. 이것이 시스템 동작을 향상시키는 것이 일반적이다. 필터링 알고리즘은 작동 환경에 좌우된다. 간단한 비-선형 설계안, 가령, 고정된, 또는 적응된 임계치 설정(thresholding)이 많은 경우(가령, DVI/HDMI 구현법)에서 잘 동작한다. 예를 들어, 스트림 스위칭은, 현재 사용되는 스트림의 메트릭과 제안된 스트림의 메트릭 간의 차이가 특정 구현법에 종속되는 값보다 클 때만, 이뤄질 수 있다.
그 후 현재 판단된 후보 스트림 셀렉터 “위상-셀렉터”가, 라인(521)을 통해, 후보 스트림 셀렉터 블록(150)으로 전송된다. 추가적으로, 위상-선택 신호가 또한 탄성 버퍼 컨트롤러(EBC: Elastic Buffer Controller)(530)로 전송된다. 상기 탄성 버퍼 컨트롤러(530)는 선택된 후보 스트림에서의 변화를 관찰하고, 상기 선택이 임의의 방향에서 심볼 경계부를 교차시킬 경우, 상기 탄성 버퍼의 딜레이를 조정한다. 현재 딜레이의 필수 정도가 라인(531)을 통해 탄성 버퍼로 전송된다.
탄성 버퍼 컨트롤러
도 8은 본 발명의 하나의 실시예에 따른, 탄성 버퍼 컨트롤러(530)를 도식한 블록 다이어그램이다. 제안된 후보 스트림 번호 “위상”(601)이 스위치 필터(520)로부터 수신되고, 레지스터(610)에서 하나의 심볼만큼 딜레이되며, 감산기 회로(620)와 절대 값 회로(630)에 의해, 현재 스트림 번호와 이전 스트림 번호 간의 차이가 판단된다.
셀렉터의 차이의 절대 값이 라인(631)을 통해, 2-way 비교측정기(640)로 전송되며, 이때, 그 차이가 L/2 이상인지 아닌지를 판단한다(즉, 심볼 간격의 1/2 이상인지를 판단한다.). 그럴 경우, 경계부의 교차 상태가 라인(641)을 통해, 플래깅(flagging)되며, AND 게이트(660, 670)를 이용하여, 딜레이 누산기(680)에서 값의 조정이 가능해진다.
2-웨이 비교측정기(650)에 의해, 딜레이 조정의 방향이 결정되어, 샘플링이 입력 데이터를 선행시키는지(leading), 아니면 지연시키는지(lagging)가 판단된다. 경계부가 교차하는 경우에서, 비교측정기(650)에 의해 행해진 비교측정의 결과에 따라서, 딜레이 누산기(680)의 값이 증가되거나 감소된다. 가운데 재-정렬 로직(690)은 범위를 벗어난 딜레이 값을 체크하고, 그런 경우, 딜레이 누산기(680)의 값을 재설정한다. 가운데 재-정렬 프로세스에 대한 것은 언급되었다.
적응 기법( adaptive technique ) 및 적응 데이터( adptation data )의 축출
검출기의 앞서 언급한 실시예가, 들어오는 오버-샘플링된 데이터 스트림의 데이터 검출 신뢰도를 트래킹(tracking)하는 것과, 적응성 리시버를 구현하는 방법을 제공하는 것을 포함한 반면에, 검출기의 적응 행동을 확장시키기 위해, 데이터 검출 프로세스 동안에 유효한 정보를 이용함으로써, 그리고 전체 링크 성능을 향상시키기 위해 리시버/트랜스미터 매개변수를 조정함으로써, 취해질 수 있는 추가적인 스텝이 존재한다.
그 동작 동안, 검출기의 전술한 실시예에 의해, 데이터 샘플 패턴이 분석되고, 상기 데이터 스트림 값의 추정(즉, 추측)이 시도될 뿐 아니라, 상기 추측된 데이터 값의 신뢰도가 산정된다. 상기 검출기가 이러한 방식으로 데이터 스트림에 관한 부가 정보를 추정하기 위해, 확장되는 것이 가능하다. 그 예로는, 데이터 샘플의 샘플링 위상을 추정하는 것과, 샘플러의 정적 위상 오프셋을 조정하여 상기 오프셋을 최소화하기 위해 필터링된 추정을 사용하는 것이 있다. 따라서 하나 이상의 샘플 패턴에서의 불확실성을 감소시킴으로써, 데이터 검출의 신뢰도가 개선될 수 있다. 정적 위상 오프셋의 변화율이 일반적으로 낮기 때문에, 예를 들어, 단순한 하드웨어를 사용하거나, 소프트웨어를 부분적으로(또는 전체적으로) 사용함으로써, 위상 오프셋을 효과적으로 트래킹하고 제거하는 것이 가능하다. 이러한 접근법은 오버-샘플링된 리시버에서 사용될 수 있는 적응 기법의 하나의 예일 뿐이다.
앞서 언급한 예에 덧붙여, 패턴 분석 위상 동안, 검출기에 의해 또 다른 정보가 추출될 수 있다. 하나의 실시예에서, 최소, 또는 평균 심볼 폭을 분석(심볼 당 샘플의 수로서 분석)함으로써, 검출기는 채널 응답 길이의 추정을 형성할 수 있다. 예를 들어, 다수의 좁은 심볼(즉, L 이하의 샘플을 포함하는 심볼, 이때 L은 오버샘플링 인자를 나타냄)을 검출하는 것은, 채널 응답이 적정하게 등화(equalization)되지 않았음을 나타낼 수 있다. 이러한 경우에서, 상기 검출기는, 검출기의 입력에서, 좁은 심볼의 수를 감소시키는 방식으로, 하나 이상의 이퀄라이저(equalizer) 매개변수를 변화시키기 위해, 이러한 정보를 사용할 수 있다. 상기 검출기가 잘못된 등화의 신호는 추론해낼 필요가 없을지라도(즉, 채널 응답이 오버-등화(over-equalizing)되는지, 언더-등화(under-equalizing)되는지를 추론해낼 필요가 없을지라도), 종종 등화 곡선은, 모든 방향에서 약간 조정함으로써, 그리고 어느 방향에서 전체 등화가 향상되는지를 판단함으로써 도달할 수 있는 잘 정의된 최소치를 갖는다.
또 다른 실시예에서, 검출기는 전체 데이터 수신 성능을 최적화하기 위한 시도를 할 수 있다. 예를 들어, 상기 검출기가 데이터 값을 신뢰할 수 있게 추정하는 만큼, 즉, 값이 올바를 높은 확률을 가지고, 등화가 노이즈의 감소를 위해 보상할 수 있다. 다시 말하면, 비-결정성 지터와 주파수 오프셋이 작을 때, (실제 ISI의 정도를 가리키는) 좁은 심볼의 수가 많을지라도, 오-등화(mis-equalization)가 존재할 때조차, 상기 검출기가 수락할만한 신뢰도를 갖는 데이터를 검출할 수 있다. 채널 응답 길이를 감소시키기 위해, 예를 들어 이퀄라이저의 응답 0 위치를 조정함으로써, 더 높은 주파수로 이퀄라이저 획득 값을 끌어올리는 대신에, 상기 리시버가 노이즈 확산을 방지하여 채널 응답을 길게 유지할 수 있다. 이러한 경우에서, 이뤄야할 것은, 별도의 구성요소(가령, 이퀄라이저)의 최적화가 아니라, 전체 리시버 성능의 최적화이다.
또 다른 실시예에서, 검출기는 심볼 길이에 대한 히스토그램을 구축할 수 있고, 이를 오-등화에 의해 초래된 좁은 심볼을, 그 밖의 다른 인자, 가령, 주파수 오프셋, 또는 비-결정성 위상 지터에 의해 초래된 좁은 심볼로부터 구별해내기 위해 사용할 수 있다. 덧붙이자면, 추정된 데이터 값이 검출기에게 알려지고, 그로 인하여 포스트-커서 심볼의 검출에서(즉, 검출 피드백 주소에서) 사용될 수 있고, 다양한 데이터 보조형 적응(data-assisted adaptation) 방법이 구현될 수 있다. 예를 들어, 하나의 실시예에서, 검출기가 하나 이상의 후보 스트림에서, 하나 이상의 동기화 데이터 필드를 검사할 수 있으며, 검출되면, 개별 후보 스트림에서의 값을 추측하는 것에 대한 신뢰도를 개별적으로 추정하기 위해, 이러한 동기화 정보를 사용할 수 있다. 이것은, 전송된 데이터 패턴이 검출기에 알려져서, 그에 따라 코드 위반, 또는 무효한 동기화 패턴을 관찰함으로써 검출기가 올바르지 않은 추측을 발견할 수 있기 때문에, 가능하다.
또 다른 실시예에서, 검출기는, 후보 스트림에 대한 하나 이상의 정보를 내포하는 메트릭을 기반으로 하는 기법을 사용할 수 있다. 단일-비트 메트릭이 비-적응성 리시버 구현에서 사용되는 통상적인 반면에, 더욱 정확한 데이터 검출의 신뢰도를 추정하면서, 그리고 선택된 채널(또는 모든 후보 채널)에 대한 누적 메트릭의 최소화를 적응 기준으로서 사용하면서, 멀티-비트 메트릭은 적응성 검출기에서 사용될 수 있다.
적응성 결정 피드백 검출기의 예
일부 제안된 적응성 기법을 도식하기 위해, 바람직한 결정 피드백 데이터 검출기가 지금부터 설명될 것이다. 검출기의 실시예에서 전술한 바와 같이, 데이터 값 및 메트릭을 제공하기 위해, 분석 테이블(가령 테이블 1)이 사용될 수 있다. 이 러한 테이블이 앞서 언급한 단순 적응성 검출기를 구축하기 위해서는 충분한 반면에, 적응 기준은 선택된 후보 스트림에 대하여 최소한의 필터링된 메트릭 값(특정 관찰 윈도우에 걸쳐, 예를 들어 30 심볼)이다. 검출기는 채널 등화, 또는 임피던스 정합을 조정하여, 가장 작은 누적 메트릭을 획득할 수 있다. 그러나 이러한 설계안이 특정 애플리케이션에 대하여 충분히 바르게 작동할지라도, 더욱 정교한 접근법은 더 나은 결과물을 제공할 것이다.
예를 들어, 하나의 실시예에서, 메트릭 및 데이터 값에 추가로, 패턴 분석기 테이블이 위상 정보를 제공할 뿐 아니라, 좁은 심볼 인디케이터를 제공할 수 있다. 전술한 바와 같이, 공가을 유지하기 위해(하드웨어에서도 역시), 다음의 테이블의 처음 절반만 명시적으로 제공될 수 있다. 패턴 비트뿐 아니라 검출된 값을 반전시킴으로써, 상기 테이블의 나머지 절반이 신속하게 제공될 수 있다.
Figure 112006069151912-PAT00002
테이블 2 - 적응성 DF 검출기 패턴(L = 3, W = 5)
테이블 2에서, 좁은 심볼이 플래깅된다. 상기 심볼의 폭이 2 샘플일 경우, 상기 플래그 값은 0로 설정된다(가령, 패턴 0 110 0을 참조하라.). 심볼의 폭이 1 샘플일 경우, 플래그 값은 2가 된다(가령, 0 001 0을 참조하라.). 일반적으로, 플 래그 값은 다음과 같이 설정된다.
Flag = L - SymbolWidth (플래그는 L에서 심볼의 폭을 뺀 값이다.)
적응성 리시버는 적응성 기준으로서 선택된 스트림으로부터(또는 모든 후보 스트림으로부터) 필터링된 플래그를 사용한다. 선택적으로, 필터링된 플래그 값이 최소치가 될 때까지, 상기 이퀄라이저는 조정될 수 있다. 이러한 조건은, 데이터 검출기로의 입력에서, 바람직한 수평 아이 오프닝(eye opening)에 대응하고, 따라서 바람직한 등화를 나타낸다.
샘플러에서 위상 오프셋을 적응적으로 보상하기 위해, 위상 항목이 사용될 수 있다. 예를 들어, 샘플러의 클러킹 메커니즘에서 딜레이 라인(delay line)을 구동시킬 수 있도록 필터링된 위상 값(가령, 이동 평균)이 사용되어, [0..Ts/L]의 범위에서 회복된 클럭에 관련하여 샘플링 위상을 조정할 수 있다(즉, 명목 샘플러 공간까지). 선택된 후보 스트림으로부터의 정보가, 필터링된 위상 값이 가능하면 0에 가까워질 때까지 샘플링 딜레이를 조정하기 위해 사용된다. 이러한 상태는, 선택된 스트림으로부터 감소된 메트릭 값에 의해 추가적으로 식별될 수 있는 최적의 샘플링 조건을 나타낼 수 있다.
도 9는 본 발명의 실시예를 구현하기 위해 사용되는 바람직한 컴퓨터 시스템(300)을 도식한다. 컴퓨터 시스템(300)은 하나 이상의 CPU(301)와, RAM(302)과, ROM(303)과, 하나 이상의 주변장치(305)와, 주 저장 장치(306, 307)를 포함한다. 종래 기술에서 잘 알려진 바와 같이, ROM은 데이터 및 인스트럭션을 CPU(301)에게 단방향으로 전송하는 기능을 하고, 그 반면에, RAM은 양방향 바식으로 데이터 및 인스트럭션을 전송하는 기능을 한다. CPU(301)는 일반적으로 임의의 개수의 프로세서를 포함할 수 있다. 주 저장 장치(306, 307)는 임의의 적합한 컴퓨터-판독가능형 매체를 포함할 수 있다. 보조 저장 매체(일반적으로, 대용량 메모 장치)(308)는 CPU(301)에 양방향으로 연결될 수 있고, 추가적인 데이터 저장 용량을 제공한다. 상기 대용량 메모리 장치(308)는 컴퓨터 코드, 데이터 등을 포함하는 프로그램을 저장하기 위해 사용될 수 있는 컴퓨터 판독형 매체이다. 통상적으로, 대용량 메모리 장치(308)는 주 저장 장치(306, 307)보다 일반적으로 더 느린 하드 디스크, 또는 테이프 같은 저장 매체이다. 대용량 메모리 저장 장치(308)는 마그네틱, 또는 페이퍼 테이프 리더, 또는 그 밖의 다른 종래의 장치의 형태를 취할 수 있다. 대용량 메모리 장치(308)에 유지되는 정보는, RAM(302)의 가상 메모리로서의 일부분으로서 표준 방식으로 저장될 수 있다.
CPU(301)는, 비디오 모니터, 트랙 볼(track ball), 마우스, 키보드, 마이크로폰, 터치감지형 디스플레이, 변환기 카드 리더, 마그네틱, 페이퍼 테이프 리더, 타블릿, 스타일러스(stylus), 음성 및 손글씨 인식기 같은 하나 이상의 입력/출력 장치(309)에 연결될 수 있다. 최종적으로, 네트워크 연결(일반적으로 304)을 이용하여, CPU(301)는 통신 링크, 또는 컴퓨터, 또는 원거리 통신 네트워크(304), 가령 디지털 전송 링크, 인터넷 네트워크, 또는 인트라넷 네트워크에 연결된다. 이러한 통신 링크를 이용하여, 전술한 오버-샘플링된 데이터 수신, 또는 전송 스텝을 수행하는 동안에, CPU(301) 네트워크로부터 상기 링크를 통해 정보를 수신할 수 있거나, 상기 링크를 통해 상기 네트워크로 정보를 출력할 수 있다. CPU(301)를 통해 실행되어질 인스트럭션의 시퀀스로서 나타내어지는 이러한 정보는 예를 들어, 캐이러 파에 내제된 컴퓨터 데이터 신호의 형태로, 네트워크로부터 수신될 수 있고, 네트워크로 출력될 수 있다. 컴퓨터 시스템(300)은 하나 이상의 오버-샘플링된 데이터 스트림을 수신하고, 이를 프로세싱하여, 전송된 심볼을 디코딩할 수 있고, 수신, 또는 검출, 또는 그 밖의 다른 프로세싱 스텝을 수행할 수 있다. 수행을 위한 컴퓨터 인스트럭션이 RAM(302), ROM(303), 주 저장 장치(306, 307), 또는 그 밖의 다른 컴퓨터 판독형 매체에 저장될 수 있다.
디지털 전송 링크를 통해 오버-샘플링된 데이터가 전송될 때, 결정성 지터(deterministic jitter) 및 비-결정성 지터(non-deterministic jitter)가 있는 환경에서, 내성이 강한 작동을 제공하는 디지털 리시버를 사용하는 것이 바람직하다. ISI 때문에, 오버-샘플링된 데이터가 비트 당 하나 이상의 샘플로 반복될지라도(가령, L=3의 바람직한 오버-샘플링 인자를 이용하여 3번), 비트 값 b가 리시버에 도달하지 않을 수 있으나, 대신 완벽하게 반복되는 샘플 시퀀스 bbb로서, 샘플 시퀀스 값을 포함할 수 있다. 상기 샘플 시퀀스 값은 b와 같지 않다. 예를 들어, 비트 값 0은 000으로서 도달할 수 있거나, 지터에 따라서, 001, 100, 101, 또는 그 밖의 다른 조합으로 도달할 수 있다. 그러므로 심볼을 명료하게 가리키기 않는 다수의 샘플로부터 상기 심볼을 추론해내는 것이 과제이다.

Claims (21)

  1. 디지털 전송 링크를 통해 데이터를 수신하는 방법에 있어서, 상기 방법은
    오버-샘플링(over-sampling)된 심볼의 시퀀스를 대표하도록 생성된 샘플들의 시퀀스를 수신하는 단계,
    제 1 샘플 스트림과 제 2 샘플 스트림으로부터 제 1 심볼과 제 2 심볼을 검출하는 단계,
    채널 응답 길이(channel response length)를 추정하는 단계
    를 포함하는 것을 특징으로 하는 디지털 전송 링크를 통해 데이터를 수신하는 방법.
  2. 제 1 항에 있어서, 상기 추정하는 단계는 최소 심볼의 폭, 또는 평균 심볼의 폭을 트래킹(tracking)하는 단계를 포함하며, 이때 심볼의 폭은 심볼 당 샘플(sample per symbol)의 숫자로서 나타내어지는 것을 특징으로 하는 디지털 전송 링크를 통해 데이터를 수신하는 방법.
  3. 제 2 항에 있어서,
    L개 이하의 샘플을 포함하는 심볼(즉, 좁은 심볼)의 개수가 임계치를 초과할 때 이퀄라이저를 조정하는 단계로서, 이에 따라 상기 좁은 심볼의 개수를 감소시키는 단계
    를 더 포함하는 것을 특징으로 하는 디지털 전송 링크를 통해 데이터를 수신하는 방법.
  4. 제 3 항에 있어서, 상기 조정하는 단계는, 어느 방향으로 등화(equalization)가 개선되는지를 결정하기 위해, 등화 매개변수(equalization parameter)까지 상향 조정을 형성하고, 등화 매개변수(equalization parameter)까지 하향 조정을 형성하는 단계를 포함하는 것을 특징으로 하는 디지털 전송 링크를 통해 데이터를 수신하는 방법.
  5. 디지털 전송 링크를 통해 데이터를 수신하는 방법에 있어서, 상기 방법은
    오버-샘플링된 심볼의 시퀀스를 나타내도록 생성된 샘플들의 시퀀스를 수신하는 단계로서, 이때 상기 샘플들의 시퀀스는, 샘플들의 시퀀스의 제 1 위상과 제 2 위상에 따라, 제 1 샘플 스트림과 제 2 샘플 스트림을 포함하는 단계,
    상기 제 1 샘플 스트림과 제 2 샘플 스트림으로부터 제 1 심볼과 제 2 심볼을 검출하는 단계,
    상기 제 1 샘플 스트림에서 제 1 동기화 데이터를, 상기 제 2 샘플 스트림에서 제 2 동기화 데이터를 조사하여, 제 1 심볼과 제 2 심볼의 제 1 검출 신뢰도와 제 2 검출 신뢰도를 추정하는 단계
    를 포함하는 것을 특징으로 하는 디지털 전송 링크를 통해 데이터를 수신하는 방법.
  6. 제 5 항에 있어서, 상기 제 1 동기화 데이터와 제 2 동기화 데이터 필드는 DVI 리트레이스 간격(DVI retrace interval), 또는 HDMI 리트레이스 간격(HDMI retrace interval)을 포함하는 것을 특징으로 하는 디지털 전송 링크를 통해 데이터를 수신하는 방법.
  7. 디지털 전송 링크를 통해 데이터를 수신하기 위한 방법에 있어서, 상기 방법은
    오버-샘플링된 심볼들의 시퀀스를 나타내기 위해 생성된 샘플들의 시퀀스를 수신하는 단계로서, 이때 상기 샘플들의 시퀀스는, 상기 샘플들의 시퀀스의 제 1 위상 및 제 2 위상에 따라, 제 1 샘플 스트림과 제 2 샘플 스트림을 포함하는 단계,
    상기 제 1 샘플 스트림 및 상기 제 2 샘플 스트림으로부터 제 1 심볼 및 제 2 심볼을 검출하는 단계로서, 이때, 상기 검출 단계는 하나 이상의 검출 패턴 Pattern i 을 하나 이상의 플래그 Flag i 에 연계시키는 동적 업데이트 테이블(dynamically updated table)에 따라 진행되며, 이때 Flag i 는, Pattern i 에 연계된 심볼의 폭과, 샘플의 시퀀스를 생성하기 위해 사용되는 오버-샘플링 률 L 간의 차이를 나타내는 값을 갖는 단계, 그리고
    플래그 값을 감소시키기 위해 하나 이상의 이퀄라이저 매개변수를 조정하는 단계
    를 포함하는 것을 특징으로 하는 디지털 전송 링크를 통해 데이터를 수신하기 위한 방법.
  8. 디지털 전송 링크를 통해 데이터를 수신하기 위한 장치에 있어서, 상기 장치는
    (a) 오버-샘플링(over-sampling)된 심볼의 시퀀스를 대표하도록 생성된 샘플들의 시퀀스를 수신하는 기능,
    (b) 제 1 샘플 스트림과 제 2 샘플 스트림으로부터 제 1 심볼과 제 2 심볼을 검출하는 기능,
    (c) 채널 응답 길이(channel response length)를 추정하는 기능
    을 포함하는 리시버(receiver)를 포함하는 것을 특징으로 하는 디지털 전송 링크를 통해 데이터를 수신하기 위한 장치.
  9. 제 8 항에 있어서, 상기 추정하는 단계는 최소 심볼의 폭, 또는 평균 심볼의 폭을 트래킹(tracking)하는 단계를 포함하며, 이때 심볼의 폭은 심볼 당 샘플(sample per symbol)의 숫자로서 나타내어지는 것을 특징으로 하는 디지털 전송 링크를 통해 데이터를 수신하기 위한 장치.
  10. 제 9 항에 있어서, 상기 리시버는
    (d) L개 이하의 샘플을 포함하는 심볼(즉, 좁은 심볼)의 개수가 임계치를 초과할 때 이퀄라이저를 조정하는 단계로서, 이에 따라 상기 좁은 심볼의 개수를 감소시키는 기능
    을 더 포함하는 것을 특징으로 하는 디지털 전송 링크를 통해 데이터를 수신하기 위한 장치.
  11. 제 10 항에 있어서, 상기 조정하는 기능은, 어느 방향으로 등화(equalization)가 개선되는지를 결정하기 위해, 등화 매개변수(equalization parameter)까지 상향 조정을 형성하고, 등화 매개변수(equalization parameter)까지 하향 조정을 형성하는 기능을 포함하는 것을 특징으로 하는 디지털 전송 링크를 통해 데이터를 수신하기 위한 장치.
  12. 디지털 전송 링크를 통해 데이터를 수신하는 장치에 있어서, 상기 장치는
    (a) 오버-샘플링된 심볼의 시퀀스를 나타내도록 생성된 샘플들의 시퀀스를 수신하는 기능으로서, 이때 상기 샘플들의 시퀀스는, 샘플들의 시퀀스의 제 1 위상과 제 2 위상에 따라, 제 1 샘플 스트림과 제 2 샘플 스트림을 포함하는 기능,
    (b) 상기 제 1 샘플 스트림과 제 2 샘플 스트림으로부터 제 1 심볼과 제 2 심볼을 검출하는 기능,
    (c) 상기 제 1 샘플 스트림에서 제 1 동기화 데이터를, 상기 제 2 샘플 스트림에서 제 2 동기화 데이터를 조사하여, 제 1 심볼과 제 2 심볼의 제 1 검출 신뢰 도와 제 2 검출 신뢰도를 추정하는 기능
    을 포함하는 리시버를 포함하는 것을 특징으로 하는 디지털 전송 링크를 통해 데이터를 수신하기 위한 장치.
  13. 제 12 항에 있어서, 상기 제 1 동기화 데이터와 제 2 동기화 데이터 필드는 DVI 리트레이스 간격(DVI retrace interval), 또는 HDMI 리트레이스 간격(HDMI retrace interval)을 포함하는 것을 특징으로 하는 디지털 전송 링크를 통해 데이터를 수신하기 위한 장치.
  14. 디지털 전송 링크를 통해 데이터를 수신하기 위한 장치에 있어서, 상기 장치는
    (a) 오버-샘플링된 심볼들의 시퀀스를 나타내기 위해 생성된 샘플들의 시퀀스를 수신하는 기능으로서, 이때 상기 샘플들의 시퀀스는, 상기 샘플들의 시퀀스의 제 1 위상 및 제 2 위상에 따라, 제 1 샘플 스트림과 제 2 샘플 스트림을 포함하는 기능,
    (b) 상기 제 1 샘플 스트림 및 상기 제 2 샘플 스트림으로부터 제 1 심볼 및 제 2 심볼을 검출하는 기능으로서, 이때, 상기 검출 기능은 하나 이상의 검출 패턴 Pattern i 을 하나 이상의 플래그 Flag i 에 연계시키는 동적 업데이트 테이블(dynamically updated table)에 따라 진행되며, 이때 Flag i 는, Pattern i 에 연계된 심볼의 폭과, 샘플의 시퀀스를 생성하기 위해 사용되는 오버-샘플링 률 L 간의 차이를 나타내는 값을 갖는 기능, 그리고
    (c) 플래그 값을 감소시키기 위해 하나 이상의 이퀄라이저 매개변수를 조정하는 기능
    을 포함하는 리시버를 포함하는 것을 특징으로 하는 디지털 전송 링크를 통해 데이터를 수신하기 위한 장치.
  15. 컴퓨터 시스템의 프로세서가 디지털 전송 링크를 통해 들어오는 데이터를 처리할 수 있게 하는 컴퓨터 실행 가능한 인스트럭션을 포함하는 컴퓨터 판독형 매체에 있어서, 상기 컴퓨터 판독형 매체는
    오버-샘플링(over-sampling)된 심볼의 시퀀스를 대표하도록 생성된 샘플들의 시퀀스를 수신하는 단계,
    제 1 샘플 스트림과 제 2 샘플 스트림으로부터 제 1 심볼과 제 2 심볼을 검출하는 단계,
    채널 응답 길이(channel response length)를 추정하는 단계
    를 실행시키는 컴퓨터 실행 가능한 인스트럭션을 포함하는 것을 특징으로 하는 컴퓨터 판독형 매체.
  16. 제 15 항에 있어서, 상기 추정하는 단계는 최소 심볼의 폭, 또는 평균 심볼의 폭을 트래킹(tracking)하는 단계를 포함하며, 이때 심볼의 폭은 심볼 당 샘 플(sample per symbol)의 숫자로서 나타내어지는 것을 특징으로 하는 컴퓨터 판독형 매체.
  17. 제 16 항에 있어서,
    L개 이하의 샘플을 포함하는 심볼(즉, 좁은 심볼)의 개수가 임계치를 초과할 때 이퀄라이저를 조정하는 단계로서, 이에 따라 상기 좁은 심볼의 개수를 감소시키는 단계
    를 실행시키는 컴퓨터 실행 가능한 인스트럭션을 더 포함하는 것을 특징으로 하는 컴퓨터 판독형 매체.
  18. 제 17 항에 있어서, 상기 조정하는 단계는, 어느 방향으로 등화(equalization)가 개선되는지를 결정하기 위해, 등화 매개변수(equalization parameter)까지 상향 조정을 형성하고, 등화 매개변수(equalization parameter)까지 하향 조정을 형성하는 단계를 포함하는 것을 특징으로 하는 컴퓨터 판독형 매체.
  19. 컴퓨터 시스템의 프로세서가 디지털 전송 링크를 통해 들어오는 데이터를 처리할 수 있게 하는 컴퓨터 실행 가능한 인스트럭션을 포함하는 컴퓨터 판독형 매체에 있어서, 상기 컴퓨터 판독형 매체는
    오버-샘플링된 심볼의 시퀀스를 나타내도록 생성된 샘플들의 시퀀스를 수신 하는 단계로서, 이때 상기 샘플들의 시퀀스는, 샘플들의 시퀀스의 제 1 위상과 제 2 위상에 따라, 제 1 샘플 스트림과 제 2 샘플 스트림을 포함하는 단계,
    상기 제 1 샘플 스트림과 제 2 샘플 스트림으로부터 제 1 심볼과 제 2 심볼을 검출하는 단계,
    상기 제 1 샘플 스트림에서 제 1 동기화 데이터를, 상기 제 2 샘플 스트림에서 제 2 동기화 데이터를 조사하여, 제 1 심볼과 제 2 심볼의 제 1 검출 신뢰도와 제 2 검출 신뢰도를 추정하는 단계
    를 실행시키는 컴퓨터 실행 가능한 인스트럭션을 포함하는 것을 특징으로 하는 컴퓨터 판독형 매체.
  20. 제 19 항에 있어서, 상기 제 1 동기화 데이터와 제 2 동기화 데이터 필드는 DVI 리트레이스 간격(DVI retrace interval), 또는 HDMI 리트레이스 간격(HDMI retrace interval)을 포함하는 것을 특징으로 하는 컴퓨터 판독형 매체.
  21. 컴퓨터 시스템의 프로세서가 디지털 전송 링크를 통해 들어오는 데이터를 처리할 수 있게 하는 컴퓨터 실행 가능한 인스트럭션을 포함하는 컴퓨터 판독형 매체에 있어서, 상기 컴퓨터 판독형 매체는
    오버-샘플링된 심볼들의 시퀀스를 나타내기 위해 생성된 샘플들의 시퀀스를 수신하는 단계로서, 이때 상기 샘플들의 시퀀스는, 상기 샘플들의 시퀀스의 제 1 위상 및 제 2 위상에 따라, 제 1 샘플 스트림과 제 2 샘플 스트림을 포함하는 단 계,
    상기 제 1 샘플 스트림 및 상기 제 2 샘플 스트림으로부터 제 1 심볼 및 제 2 심볼을 검출하는 단계로서, 이때, 상기 검출 단계는 하나 이상의 검출 패턴 Pattern i 을 하나 이상의 플래그 Flag i 에 연계시키는 동적 업데이트 테이블(dynamically updated table)에 따라 진행되며, 이때 Flag i 는, Pattern i 에 연계된 심볼의 폭과, 샘플의 시퀀스를 생성하기 위해 사용되는 오버-샘플링 률 L 간의 차이를 나타내는 값을 갖는 단계, 그리고
    플래그 값을 감소시키기 위해 하나 이상의 이퀄라이저 매개변수를 조정하는 단계
    를 실행시키는 컴퓨터 실행 가능한 인스트럭션을 포함하는 것을 특징으로 하는 컴퓨터 판독형 매체.
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