TWI641234B - 將取樣內插用於可調等化器調適的系統、方法及軟體程式 - Google Patents

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TWI641234B
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Abstract

本發明的各項具體實施例解決產生可用於驅動ZFE調適(例如搭配數位接收器)的中間時間資訊的問題。再者，本發明的各項具體實施例通過就ZFE收斂(或鎖定)準則啟用使用者指定的峰化過度及/或峰化不足(即可組配等化器調協)來提升靈活性。

Description

將取樣內插用於可調等化器調適的系統、方法及軟體程式
在以給定鮑率(每符號傳輸間隔取樣一次)取樣資料的現有數位接收器(digital receiver)中，沒有可根據最佳零力邊緣(zero-force edge；“ZFE”)收斂(或鎖定)準則用於調適類比連續時間等化器(continuous-time equalizer；“CTE”)及/或前授等化器(feed-forward equalizer；“FFE”)的中間時間資訊。
本發明的各項具體實施例解決產生可用於驅動ZFE調適的中間時間資訊的問題。再者，本發明的各項具體實施例通過就ZFE收斂(或鎖定)準則啟用使用者指定的峰化過度(over-peaking)及/或峰化不足(即可組配等化器調協)來提升靈活性。
T.Toifl等人(”Low Complexity Adaptive Equalization for High-Speed Chip-to-Chip Communication Paths by Zero-Forcing of Jitter Components”,IEEE Trans. Commun.vol.54,no.9,Sept 2006 pp.1554-57)說明通過調適前授等化器零施力抖動元件的概念。
亦已應用此概念來調適類比輸入/輸出(“I/O”)核心設計中的接收器峰化放大器(其將類似功能實現為FFE後標(postcursor))、及(多個)FFE前標(precursor)/(多個)後標兩者。這些類比設計中可有專用的“邊緣路徑”取樣器，其取樣“抖動元件”或邊緣符號間干擾(intersymbol interference；“ISI”)。數位I/O核心(其僅在資料取樣點才取樣)中遺漏此邊緣ISI樣本。
如上所述，數位I/O核心中遺漏邊緣ISI樣本。本發明的各項具體實施例通過在鮑率(baud-rate)取樣數位接收器的背景中產生可用於驅動調適(例如連續時間等化器調適及/或前授等化器調適)的中間時間資訊來克服此問題。
在一項具體實施例中，提供一種系統，其包含：類比連續時間等化器，該類比連續時間等化器乃組配成用來獲得形式為類比(analog)信號的資料；與該類比連續時間等化器操作性連通(communication)的類比數位轉換器(analog-digital converter)，該類比數位轉換器乃組配成用來自該類比連續時間等化器接收輸出；與該類比數位轉換器操作性連通的前授等化器(feed-forward equalizer)，該前授等化器乃組配成用來自該類比數位轉換器接收輸出；與該前授等化器操作性連通的第一緩衝器，該第一緩衝器乃 組配成用來擷取該前授等化器的輸出；與該第一緩衝器操作性連通的內插器(interpolator)，該內插器乃組配成用來自該第一緩衝器接收輸出；第二緩衝器，該第二緩衝器乃組配成用來擷取下列其中一者：(a)經由與該前授等化器操作性連通的該前授等化器的該輸出；及(b)基於該前授等化器的該輸出的資料；與該內插器、該第二緩衝器及該類比連續時間等化器操作性連通的零力邊緣計算器(zero-force edge calculator)，該零力邊緣計算器乃組配成用來接收來自該內插器的輸出、及來自該第二緩衝器的輸出，該零力邊緣計算器乃進一步組配成用來將連續時間等化器調適資料回授至該類比連續時間等化器；其中通過該零力邊緣計算器回授至該類比連續時間等化器的該連續時間等化器調適資料乃至少部分基於來自該內插器及該第二緩衝器的該輸出。
在另一具體實施例中，提供一種方法，其包含：接收形式為類比信號的資料；將該所接收資料套用至類比連續時間等化器程序；將該類比連續時間等化器程序的輸出套用至類比數位轉換器程序；將該類比數位轉換器程序的輸出套用至前授等化器程序；在第一緩衝器程序中擷取該前授等化器程序的輸出；將該第一緩衝器程序的輸出套用至內插程序；在第二緩衝器程序中擷取下列其中一者：(a)該前授程序的輸出；及(b)以該前授程序的該輸出為基礎的另一程序的輸出；將該內插程序的輸出套用至零力邊緣程序；將該第二緩衝器程序的輸出套用至該零力邊 緣程序；以及將該零力邊緣程序的至少部分輸出回授至該類比連續時間等化器程序。
在另一具體實施例中，提供一種上有儲存電腦可讀指令的電腦可讀儲存裝置，所述電腦可讀指令在受電腦執行時，實施：接收形式為類比信號的資料；將該所接收資料套用至類比連續時間等化器程序；將該類比連續時間等化器程序的輸出套用至類比數位轉換器程序；將該類比數位轉換器程序的輸出套用至前授等化器程序；在第一緩衝器程序中擷取該前授等化器程序的輸出；將該第一緩衝器程序的輸出套用至內插程序；在第二緩衝器程序中擷取下列其中一者：(a)該前授程序的輸出；及(b)以該前授程序的該輸出為基礎的另一程序的輸出；將該內插程序的輸出套用至零力邊緣程序；將該第二緩衝器程序的輸出套用至該零力邊緣程序；以及將該零力邊緣程序的至少部分輸出回授至該類比連續時間等化器程序。
100‧‧‧數位接收器
102‧‧‧接收器組件
104、804‧‧‧類比連續時間等化器(CTE)
106‧‧‧類比數位轉換器
108、808‧‧‧前授等化器(FFE)
110‧‧‧快照緩衝器
112、812‧‧‧內插器
114、814‧‧‧零力邊緣(ZFE)計算器
116、810、816‧‧‧快照緩衝器
201、601‧‧‧曲線圖
203‧‧‧六階分數延遲內插多項式
301至325、901至925‧‧‧區塊
401‧‧‧積體電路
401A‧‧‧韌體
501‧‧‧電腦
501A‧‧‧處理器
501B‧‧‧記憶體
701‧‧‧分數內插器多項式查詢表
800‧‧‧數位接收器
802‧‧‧接收器組件
806‧‧‧類比數位轉換器(ADC)
818‧‧‧決策回授等化器(DFE)
圖式僅是為了說明性目的而提供，並非必然按照比例代表本發明的實際實施例。
第1圖根據本發明的一實施例，展示提供一例示實作態樣的數位接收器系統的方塊圖。
第2A圖根據本發明的一實施例展示例示分數延遲內插器頻率回應的曲線圖，而第2B圖展示用於第2A圖的曲線圖的對應的例示六階分數延遲內插多項式。
第3A圖及第3B圖根據本發明的一具體實 施例展示一種方法的方塊圖。
第4圖根據本發明的一實施例，展示提供一例示實作態樣的數位接收器系統的方塊圖。
第5圖根據本發明的一實施例，展示提供一例示實作態樣的數位接收器系統的方塊圖。
第6圖展示模擬結果的曲線圖(繪示就已知邊緣資料(參考)及創新的內插邊緣資料兩者找到的峰化放大器設定)。
第7圖根據本發明的一具體實施例展示分數延遲內插器多項式查詢表的一實施例。
第8圖根據本發明的一實施例，展示提供一例示實作態樣的數位接收器系統的方塊圖。
第9A圖及第9B圖根據本發明的一具體實施例展示一種方法的方塊圖。
本發明的一項具體實施例系關於將取樣內插用於可調等化器調適的系統。本發明的另一具體實施例系關於將取樣內插用於可調等化器調適的方法。本發明的另一具體實施例系關於將取樣內插用於可調等化器調適的軟體程式。
本發明的各項具體實施例乃基於觀測抖動組件的零施力均等於使肇因於資料位元(data bit)、並且在邊緣交越位置例如(離資料位元)延遲1.5個單位間隔(unit interval；“UI”)出現的ISI去相關。
在各項具體實施例中，延遲1.5個單位間隔的中間取樣定位資料乃是透過套用至所取樣資料(即類比數位轉換後收到的資料)的內插多項式來估測。所取樣資料乃是以所具時間週期“T”與FS=1.0/T樣本/秒的ADC取樣率對應的離散單位間隔來測量。
使通過內插多項式所運算的1.5UI遠的ISI去相關存在某些優點。隨著ISI的時間延遲愈來愈大，得以降低通過內插多項式加入信號的ISI，這是因為內插多項式係數自多項式中央延遲以超越+-1的單位樣本幅度快速衰減。舉進一步說明此點的一特定實施例來說，一階線性線性內插多項式具有達到0.5UI中央延遲的係數{0.5,0.5}，而且自此中央延遲移除+-1個單位樣本的多項式分支權重為0。在繪示透過一階內插器改良準確度的內插多項式的另一特定實施例中，使用以1/2 UI的內插延遲將FS/3的設計頻寬定目標6階內插多項式。此設計頻寬(與諸如FS/4或FS/8的更低設計頻寬截然不同)降低因內插多項式所致延遲為1.5UI遠的不希望的ISI，同時仍充分低於FS/2的尼奎斯特(Nyquist)取樣頻率而使設計達到準確的6階內插多項式。以比0.5UI更小的內插延遲，有可能定標比FS/3更大的設計頻寬，同時仍使用6階內插多項式。特別的是，離數位化樣本具有諸如1/32 UI的非常小內插延遲的多項式可具有趨近尼奎斯特取樣率FS/2的內插頻寬(如第2A圖所示，下文有更詳細的論述)。
在一項實施例中，套用內插多項式陣列 (array)以根據離數位化樣本的估測邊緣延遲來改變內插延遲。在另一實施例中，可調峰化乃通過補償所估測邊緣延遲來達成(讓使用者能夠相較於零力邊緣收斂(或鎖定)準則得到更大、更小或均等的峰化)。
現請參閱第1圖，其展示根據本發明的一項具體實施例，提供一例示實作態樣的數位接收器系統的方塊圖。在這項具體實施例中，(經由建立用於驅動CTE與FFE後標的ZFE調適的估測邊緣樣本)提供用以支援ZFE調適的鮑率內插。此鮑率內插搭配ZFE使用時充分準確，這是因為ZFE以如上所述離來源資料1.5UI遠的延遲對ISI起反應。結果是，當受驅動偏離鮑率取樣資料(即以鮑率經受類比數位轉換的資料)時，可用足夠的準確度來實施延遲內插器。
仍請參閱第1圖，提供的是數位接收器100(其舉例而言，可實施為專用積體電路(“IC”)晶片、場式可程式化閘極陣列(field-programmable gate array；“FPGA”)、或特定應用積體電路(“ASIC”))。數位接收器100包括接收器組件(receiver component；“RX”)102，其接收類比資料，並且將所接收類比資料輸出至CTE 104(運作為峰化放大器)。CTE 104接著對類比數位轉換器(“ADC”)106提供輸出。該ADC進而輸出驅動FFE 108的數位資料。FFE 108提供快照(snapshot)緩衝器110中週期性擷取的循序輸出樣本(例如：8位元樣本)。將快照緩衝器110中的樣本提供至內插器112，其使用最佳分數延遲內插多項式進行樣本的 內插。在一項實施例中，對於自正規化頻率0至最小FS/3的平坦頻率回應，設計分數延遲內插多項式(下文有詳述，第2A圖及第2B圖提供分數延遲內插多項式的特定實施例)。經由將樣本自快照緩衝器110套用至分數延遲內插多項式，在內插器112中建立已內插樣本(代表估測的“邊緣”資訊)。
各已內插邊緣樣本一旦經過運算，便對ZFE 114提供各已內插邊緣樣本。對ZFE 114提供的還有來自快照緩衝器116的資料值，該快照緩衝器在其輸入處接收來自FFE 108且提供至快照緩衝器110的相同循序輸出樣本。
仍請參閱第1圖，注意到的是，對ZFE 114提供的各已內插邊緣樣本(來自內插器112)乃根據習知的ZFE收斂(或鎖定)準則，以1.5單位間隔遠的資料(來自快照緩衝器116)予以去相關。再者，在一項實施例中，該調適通過如下兩階段程序使CTE與FFE達成聯合等化：(1)首先，調適CTE峰化設定，直到CTE峰化設定收斂至ZFE收斂(或鎖定)準則(即與1.5單位間隔遠的資料位元去相關的邊緣ISI)為止；以及(2)其次，調適FFE後標使其符合ZFE收斂(或鎖定)準則。由於FFE一般比峰化放大器具有細很多的解析度(resolution)，FFE後標上的ZFE鎖定的第二級可視為微調等化，而CTE則可視為粗調等化。
現請參閱第2A圖，根據本發明的一實施例，所示為例示分數延遲內插器頻率回應的曲線圖201(如 圖所示，曲線圖201的x軸是“正規化頻率”且曲線圖201的y軸是“|H|(dB)”。再者，第2B圖展示用於第2A圖的曲線圖的一組對應的例示六階分數延遲內插多項式203。如第2B圖所示，這項實施例的分數延遲內插多項式乃是6階、或7分支多項式。在一項特定實施例中，17組分數延遲內插多項式乃用於按照1.0/32單位間隔的步級自0改為0.5單位間隔的一系列分數延遲。
給定通道上使用的延遲進而乃相對於取樣資料而推導自估測的邊緣位置。估測的邊緣位置可通過使用容易的習知封閉式回路早期/晚期相位檢測器設備來找出。在這種方法中，若有提供已內插邊緣及檢測到的資料資訊，則多項式內插延遲改變，直到習知的早期/晚期相位檢測器平均輸出等量的早期/晚期測定結果為止。在使用決策回授等化器(decision-feedback equalizer)的一具體實施例中，邊緣位置可使用開放式回路技術，基於第一決策回授等化分支值來估測，其可使用習知技術來獨立推導。舉說明性實施例來說，第一決策回授等化分支可具有0的正規化值，表示估測邊緣交越需要0.5的內插延遲，或可具有1.0的正規化值，表示估測邊緣交越需要0的內插延遲，或可具有介於0與1.0之間的正規化值，表示估測邊緣交越需要介於0到0.5之間的內插延遲。第一決策回授分支值“h1”對邊緣延遲的線性關係可接著用於估測邊緣延遲，並且隨後選擇對應於所估測延遲的適當內插多項式，具體而言： 所估測邊緣延遲=h1*k其中常數“k”乃是由使用者選擇以優化所估測邊緣延遲的準確度。
現請參閱第3A圖及第3B圖，其根據本發明的一具體實施例展示一種方法的方塊圖。如第3A圖及第3B圖所示，該方法包含：於區塊301-接收形式為類比信號的資料；於區塊303-將該所接收資料套用至類比連續時間等化器程序；於區塊305-將該類比連續時間等化器程序的輸出套用至類比數位轉換器程序；於區塊307-將該類比數位轉換器程序的輸出套用至前授等化器程序；於區塊309-週期性在第一緩衝器程序中擷取該前授等化器程序的輸出；於區塊311-將該第一緩衝器程序的輸出套用至內插程序；於區塊315-週期性在第二緩衝器程序中擷取前授等化器程序的輸出；於區塊317-將該內插程序的輸出套用至零力邊緣程序；於區塊319-將該第二緩衝器程序的輸出套用至該零力邊緣程序；於區塊321-將該零力邊緣程序的輸出回授至該連續時間等化器程序及該前授等化器程序；於區塊323-基於該零力邊緣程序回授至該連續時間等化器程序的該輸出來變更該連續時間等化器程序的至少一個連續時間等化器特性；以及於區塊325-基於該零力邊緣程序回授至該前授等化器程序的該輸出來變更該前授等化器程序的至少一個前授等化器特性。在一項特定實施例中，區塊309的第一緩衝器程序、及區塊311的內插程序乃各與區塊315的第二緩衝器程序並行實行(其中區塊317與319的 ZFE程序乃在對應的邊緣樣本與資料樣本上進行操作)。
現請參閱第4圖，其展示根據本發明的一具體實施例，提供一例示實作態樣的數位接收器系統的方塊圖。如第4圖所示，積體電路(“IC”)401接收輸入類比資料(諸如第1圖的RX 102所接收的類比資料的類型)，並且提供輸出資料。在一項特定實施例中，積體電路401可組配成用來通過實施搭配第1圖所述類型的元件來操作。在另一特定實施例中，積體電路401可包括韌體401A。在另一特定實施例中，積體電路401可接收使用者輸入。(例如：經由鍵盤、滑鼠、及/或任何其它合適的使用者介面(例如：與顯示器相關聯的圖形使用者介面)。)此使用者輸入可允許使用者改變內插器延遲位移(從而讓使用者能夠得到比標準ZFE演算法更多或更少的峰化，下文有更詳細的論述)。
現請參閱第5圖，其展示根據本發明的一具體實施例，提供一例示實作態樣的數位接收器系統的方塊圖。如第5圖所示，電腦501接收輸入類比資料(諸如第1圖的RX 102所接收的類比資料的類型)，並且提供輸出資料。在一項特定實施例中，電腦501可組配成用來通過實施搭配第1圖所述類型的元件來操作。在另一特定實施例中，電腦501可包括處理器(例如：CPU)501A與記憶體501B(兩者操作性連通)。記憶體501B可以是包括電腦可讀指令(或處理器可讀指令)的電腦可讀媒體，所述電腦可讀指令在受處理器501A執行時，實施所需功能。在另一特 定實施例中，記憶體501B可以是硬體裝置(諸如固態記憶體、或光學記憶體裝置、或磁性記憶體裝置)。在另一特定實施例中，電腦501可接收使用者輸入(例如：經由鍵盤、滑鼠、及/或任何其它合適的使用者介面(例如：與顯示器相關聯的圖形使用者介面))。再次地，使用者輸入可允許使用者改變內插器延遲位移(從而讓使用者能夠得到比標準ZFE演算法更多或更少的峰化，下文有更詳細的論述)。再者，電腦501可對顯示器及/或印表機其中的一或多者提供輸出(及/或自其將輸入收回)。
現請參閱第6圖，所提供的是展示模擬結果的零力等化器CTE鎖定對比通道損耗關係的第6圖的曲線601(繪示就已知邊緣資料(參考)及創新的內插邊緣資料兩者找到的峰化放大器設定)。如圖所示，第6圖的曲線601的x軸是通道損耗(Channel Loss)，而第6圖的曲線601的y軸是ZFE鎖定步驟(1..12)。標示為“A”的跡線為參考“理想邊緣”，且標示為“B”的跡線為內插(無延遲位移)，而標示為“C”的跡線為內插(延遲位移2/32單位間隔)。在這項實施例中，相較於已知邊緣解決方案，內插值的使用導致低大約2dB的套用峰化。此偏差可通過以2/32單位間隔補償所估測邊緣位置內插器延遲來因應。這導致就已知邊緣與內插邊緣兩種技術所找出的類似峰化(在這項實施例中，在+-1峰化放大器步級、或大約+-1dB準確度內)。
如本文中所述，提供使用零力邊緣機制的動態峰化控制(dynamic peaking control；“DPC”)，其嘗試使 EDGE位置的ISI降到最小。零力邊緣演算法使用DATA與EDGE兩樣本。然而，取樣系統僅擷取DATA樣本。EDGE樣本乃使用在一項特定實施例中模型化為6階多項式的內插函數來運算： 其中，n的有效範圍(在這項實施例中)是3到12，有樣本大小(0：15)為16的快照擷取。內插(在這項實施例中)的系數值乃是以第7圖的分數內插器多項式查詢表701中的INT[i]來展示，其中建立各種延遲。
現請參閱第8圖，其展示根據本發明的一項具體實施例，提供一例示實作態樣的數位接收器系統的方塊圖。這項具體實施例類似於第1圖的具體實施例，另增決策回授等化器(“DFE”)818。第8圖的這項具體實施例按另一種方式採用與第1圖的具體實施例類似的方式操作。更具體地說，第8圖的這項具體實施例利用數字接收器800(其舉例而言，可實施為專用IC晶片，如FPGA，或如ASIC)。數位接收器800包括接收器組件(“RX”)802，其接收類比資料，並且將所接收類比資料輸出至CTE 804(運作為峰化放大器)。CTE 804接著對ADC 806提供輸出。該ADC進而輸出驅動FFE 808的數位資料。FFE 808提供快照緩衝器810中週期性擷取的循序輸出樣本(例如：8位元樣本)。將快照緩衝器810中的樣本提供至內插器812，其 使用最佳分數延遲內插多項式進行樣本的內插。
各已內插邊緣樣本一旦經過運算，便對ZFE 814提供各已內插邊緣樣本。對ZFE 814提供的還有來自快照緩衝器816的資料值(將來自DFE 818的資料值饋入快照緩衝器816，該快照緩衝器在其輸入處接收來自FFE 808且提供至快照緩衝器810的相同循序輸出樣本)。
現請參閱第9A圖及第9B圖，其根據本發明的一具體實施例展示一種方法的方塊圖。如第9A圖及第9B圖所示，該方法包含：於區塊901-接收形式為類比信號的資料；於區塊903-將該所接收資料套用至類比連續時間等化器程序；於區塊905-將該類比連續時間等化器程序的輸出套用至類比數位轉換器程序；於區塊907-將該類比數位轉換器程序的輸出套用至前授等化器程序；於區塊909-週期性在第一緩衝器程序中擷取該前授等化器程序的輸出；於區塊911-將該第一緩衝器程序的輸出套用至內插程序；於區塊913-將該前授等化器程序的該輸出套用至決策回授等化器程序；於區塊915-週期性在第二緩衝器程序中擷取該決策回授等化器程序的輸出；於區塊917-將該內插程序的輸出套用至零力邊緣程序；於區塊919-將該第二緩衝器程序的輸出套用至該零力邊緣程序；於區塊921-將該零力邊緣程序的輸出回授至該連續時間等化器程序及該前授等化器程序；於區塊923-基於該零力邊緣程序回授至該連續時間等化器程序的該輸出來變更該連續時間等化器程序的至少一個連續時間等化器特性；以及於區塊925-基 於該零力邊緣程序回授至該前授等化器程序的該輸出來變更該前授等化器程序的至少一個前授等化器特性。在一項特定實施例中，區塊909的第一緩衝器程序、及區塊911的內插程序乃各與區塊913的DFE程序、及區塊915的第二緩衝器程序並行實行(其中區塊917與919的ZFE程序乃在對應的邊緣樣本與資料樣本上進行操作)。
在一項特定實施例中，FFE輸出樣本後面跟著任意長度的DFE。在另一特定實施例中，FFE輸出樣本後面跟著最大概度序列估測器(maximum-likelihood sequence estimator；“MLSE”)，其在一些接收器具體實施例中亦可用於取代DFE功能。
再者，本發明的各項具體實施例添增新靈活性尺寸，通過改變內插器延遲位移(從而讓使用者能夠得到比標準ZFE演算法更多或更少的峰化)，超越習知的ZFE調適演算法(其典型為僅能夠找出使邊緣ISI去相關的峰化設定)。本發明的此類具體實施例的額外靈活性可增強某些通道條件下的效能(例如：比習知ZFE更多或更少峰化一般會使系統效能更好)。
如本文中所述，所示鮑率內插能夠透過0到0.5單位間隔的內插延遲，在損耗範圍自10dB耗至35dB的通道上，使用6階多項式內插器，驅使ZFE調適的峰化準確度落在約+-1db內。在一項實施例中，損耗更低的通道最不可能出現，這是因為低損耗通道上將會刻意限制接收器前端(在這項實施例中)的頻寬，以支援鮑率時脈與資 料復原(clock and data recovery；“CDR”)操作，其典型在通道中需要頻寬限制才能正確作用。
在另一實施例中，內插多項式可用於以離各取樣點大約+-0.125單位間隔的早期/晚期掃出，來驅動動態資料定心(dynamic-data centering；“DDC”)演算法。在此一演算法中，時間位移資料樣本乃使用內插多項式來估測，而不是邊緣樣本。控制方法可接著將早期/晚期內插資料樣本與取樣的資料作比較，以判定適當的取樣時序，並且提早或延後適度調整取樣時序，而使用所屬技術領域已知的習知方法得到所欲的定心取樣點。
如本文中所述，可用軟體、韌體、硬體、或其任何組合來實施各項具體實施例。在一項特定實施例中，韌體可與能經程序設計而將裝置(例如：FPGA或ASIC)的組態變更的硬體裝置相關聯。
在另一實施例中，可將本文所述的實體實作態樣及方法套用至嵌入式及/或即時應用。
如本文中所述，可在類比、混合信號設計及通訊技術的背景中使用各項具體實施例。
如本文中所述，各項具體實施例可在ADC前利用至少某階的反頻迭濾波器(低通濾波)。一般而言，應用通道、接收器電子器件、及CTE自動提供充分值的低通濾波。在一項特定實施例中，本發明的一具體實施例提供數位接收器，其將“頻寬限制”功能加入接收器前端以提供充分的低通濾波，而使鮑率CDR能可靠地運作。此“頻 寬限制”功能亦提升多項式內插的準確度，使得在數位接收器的實務應用中，ADC前的反頻迭(anti-aliasing)總是會充分到使內插多項式可以產生充分準確的結果來驅動峰化放大器及FFE調適(在一項特定實施例中，不可利用“無限頻寬”)。
於本文中說明時，提供一種方法，用於接收形式為類比信號的資料；在所接收資料上進行類比連續時間等化器程序；在類比連續時間等化器程序的輸出上進行類比數位轉換器程序；在類比數位轉換器程序的輸出上進行前授等化器程序；在第一緩衝器程序中，週期性擷取前授等化器程序的輸出；在第一緩衝器程序的輸出上進行內插程序；在前授等化器程序的輸出上進行決策回授等化器程序；在第二緩衝器程序中週期性擷取決策回授等化器程序的輸出；在(a)內插程序的輸出、及(b)第二緩衝器程序的輸出上進行零力邊緣程序；以及將零力邊緣程序的輸出回授至(a)類比連續時間等化器程序、及(b)前授等化器程序。
可運用各種機制來判斷要用於運算已內插邊緣的是哪種內插延遲多項式。在一項實施例中，可使用稱為“早期/晚期”相位檢測器的習知技術來使已內插邊緣與已解碼資料產生相關性，以找出合適的內插多項式。當然，可使用任何其它合適的技術來判定要用於運算已內插邊緣的是哪種內插延遲多項式，諸如基於第一決策回授分支值的開放式回路估測方法等。
在一項具體實施例中，FFE乃受限於單一後標。在另一具體實施例中，可提供具有二或更多個後標的前授等化器(“FFE2+”)，其中控制方法首先調適峰化放大器(或CTE)，然後通過變更前授等化器的第一分支來調適前授等化器(受限於單一後標的FFE調適)。這項實施例接著關斷(shut off)內插器為基礎的峰化放大器/FFE第一分支調適，而本方法則以可調適方式等化一或多個其餘FFE分支(即第一分支後繼的一或多個分支)。
在另一具體實施例中，可對一或多個FFE前標分支提供調適(在一項特定實施例中，與常見的鮑率時脈復原技術交互作用可能妨礙第一前標的調適，但可調適第二前標)。
在另一具體實施例中，裝置(例如：IC、FPGA、或ASIC)可組配成用來實行本文中所揭示的任何(一個)程序。
在另一具體實施例中，提供一種系統，其包含：類比連續時間等化器，該類比連續時間等化器乃組配成用來獲得形式為類比信號的資料；與該類比連續時間等化器操作性連通的類比數位轉換器，該類比數位轉換器乃組配成用來自該類比連續時間等化器接收輸出；與該類比數位轉換器操作性連通的前授等化器，該前授等化器乃組配成用來自該類比數位轉換器接收輸出；與該前授等化器操作性連通的第一緩衝器，該第一緩衝器乃組配成用來擷取該前授等化器的輸出；與該第一緩衝器操作性連通的 內插器，該內插器乃組配成用來自該第一緩衝器接收輸出；第二緩衝器，該第二緩衝器乃組配成用來擷取下列其中一者：(a)經由與該前授等化器操作性連通的該前授等化器的該輸出；及(b)基於該前授等化器的該輸出的資料；與該內插器、該第二緩衝器及該類比連續時間等化器操作性連通的零力邊緣計算器，該零力邊緣計算器乃組配成用來接收來自該內插器的輸出、及來自該第二緩衝器的輸出，該零力邊緣計算器乃進一步組配成用來將連續時間等化器調適資料回授至該類比連續時間等化器；其中通過該零力邊緣計算器回授至該類比連續時間等化器的該連續時間等化器調適資料乃至少部分基於來自該內插器及該第二緩衝器的該輸出。
在一項實施例中，該系統更包含決策回授等化器，該決策回授等化器乃與該前授等化器及該第二緩衝器操作性連通，該決策回授等化器乃組配成用來接收該前授等化器的該輸出，並且基於該前授等化器的該輸出對該第二緩衝器提供該資料。
在另一實施例中，該系統包含積體電路，並且該類比連續時間等化器、該類比數位轉換器、該前授等化器、該第一緩衝器、該內插器、該決策回授等化器、該第二緩衝器、及該零力邊緣計算器各包含該積體電路的硬體。
在另一實施例中，該積體電路包含一FPGA及一ASIC其中一者。
在另一實施例中，該系統更包含：包含硬體的處理器；以及儲存電腦可讀指令的記憶體，所述電腦可讀指令在受該處理器執行時，實施該類比連續時間等化器、該類比數位轉換器、該前授等化器、該第一緩衝器、該內插器、該決策回授等化器、該第二緩衝器、及該零力邊緣計算器的各者。
在另一實施例中，該系統更包含一接收器元件，該接收器元件乃組配成用來自該系統的外側接收資料，並且對該類比連續時間等化器提供該所接收資料。
在另一實施例中，該系統包含積體電路，並且該接收器包含該積體電路的硬體。
在另一實施例中，該類比連續時間等化器乃進一步組配成用來進行峰化放大器程序。
在另一實施例中，該前授等化器的該輸出乃是形式為循序輸出樣本的資料。
在另一實施例中，該內插器乃進一步組配成用來使用多個最佳分數延遲內插多項式。
在另一實施例中，該類比連續時間等化器的至少一個連續時間等化器特性乃基於回授至該類比連續時間等化器的該連續時間等化器調適資料而變更。
在另一實施例中：該零力邊緣計算器乃與該前授等化器操作性連通，並且該零力邊緣計算器乃進一步組配成用來將前授等化器調適資料回授至該前授等化器；通過該零力邊緣計算器回授至該前授等化器的該前授 等化器調適資料乃至少部分基於來自該內插器及該第二緩衝器的該輸出；以及該前授等化器的至少一個前授等化器特性乃基於回授至該前授等化器的該前授等化器調適數據而變更。
在另一具體實施例中，提供一種方法，其包含：接收形式為類比信號的資料；將該所接收資料套用至類比連續時間等化器程序；將該類比連續時間等化器程序的輸出套用至類比數位轉換器程序；將該類比數位轉換器程序的輸出套用至前授等化器程序；在第一緩衝器程序中擷取該前授等化器程序的輸出；將該第一緩衝器程序的輸出套用至內插程序；在第二緩衝器程序中擷取下列其中一者：(a)該前授程序的輸出；及(b)以該前授程序的該輸出為基礎的另一程序的輸出；將該內插程序的輸出套用至零力邊緣程序；將該第二緩衝器程序的輸出套用至該零力邊緣程序；以及將該零力邊緣程序的至少部分輸出回授至該類比連續時間等化器程序。
在一項實施例中，該方法更包含決策回授等化器程序，該決策回授等化器程序乃是使得該決策回授等化器程序接收該前授等化器程序的該輸出、並且基於該前授程序的該輸出對該第二緩衝器程序提供輸出的另一程序。
在另一實施例中，該方法更包含：將該零力邊緣程序的至少部分該輸出回授至該前授等化器程序；基於該零力邊緣程序回授至該類比連續時間等化器程序的 該輸出來變更該類比連續時間等化器程序的至少一個連續時間等化器特性；以及基於該零力邊緣程序回授至該前授等化器程序的該輸出來變更該前授等化器程序的至少一個前授等化器特性。
在另一實施例中，該方法更包含：將該零力邊緣程序的至少部分該輸出回授至該前授等化器程序；首先基於該零力邊緣程序回授至該類比連續時間等化器程序的該輸出來變更該類比連續時間等化器程序的至少一個連續時間等化器特性；接著變更與該前授等化器程序的第一分支相關聯的值；以及接著變更與該前授等化器程序的一或多個各別一或多個後續分支相關聯的一或多個值，未進一步變更該至少一個連續時間等化器特性，也未進一步變更與該前授等化器程序的該第一分支相關聯的該值，其中與該前授等化器程序的該一或多個各別一或多個後續分支相關聯的該一或多個值的該變更未對該零力邊緣程序的該輸出作出回應。
在另一具體實施例中，提供一種上有儲存電腦可讀指令的電腦可讀儲存裝置，所述電腦可讀指令在受電腦執行時，實施：接收形式為類比信號的資料；將該所接收資料套用至類比連續時間等化器程序；將該類比連續時間等化器程序的輸出套用至類比數位轉換器程序；將該類比數位轉換器程序的輸出套用至前授等化器程序；在第一緩衝器程序中擷取該前授等化器程序的輸出；將該第一緩衝器程序的輸出套用至內插程序；在第二緩衝器程序 中擷取下列其中一者：(a)該前授程序的輸出；及(b)以該前授程序的該輸出為基礎的另一程序的輸出；將該內插程序的輸出套用至零力邊緣程序；將該第二緩衝器程序的輸出套用至該零力邊緣程序；以及將該零力邊緣程序的至少部分輸出回授至該類比連續時間等化器程序。
在一項實施例中，所述電腦可讀指令在受該電腦執行時，進一步實施決策回授等化器程序，該決策回授等化器程序乃是使得該決策回授等化器程序接收該前授等化器程序的該輸出、並且基於該前授程序的該輸出對該第二緩衝器程序提供輸出的另一程序。
在另一實施例中，所述電腦可讀指令在受該電腦執行時，進一步實施：將該零力邊緣程序的至少部分該輸出回授至該前授等化器程序；基於該零力邊緣程序回授至該類比連續時間等化器程序的該輸出來變更該類比連續時間等化器程序的至少一個連續時間等化器特性；以及基於該零力邊緣程序回授至該前授等化器程序的該輸出來變更該前授等化器程序的至少一個前授等化器特性。
在另一實施例中，所述電腦可讀指令在受該電腦執行時，進一步實施：將該零力邊緣程序的至少部分該輸出回授至該前授等化器程序；首先基於該零力邊緣程序回授至該類比連續時間等化器程序的該輸出來變更該類比連續時間等化器程序的至少一個連續時間等化器特性；接著變更與該前授等化器程序的第一分支相關聯的值；以及接著變更與該前授等化器程序的一或多個各別一 或多個後續分支相關聯的一或多個值，未進一步變更該至少一個連續時間等化器特性，也未進一步變更與該前授等化器程序的該第一分支相關聯的該值，其中與該前授等化器程序的該一或多個各別一或多個後續分支相關聯的該一或多個值的該變更未對該零力邊緣程序的該輸出作出回應。
在另一實施例中，可按照任何所欲適當順序來實行本文所述的任何步驟。
儘管本發明已對照其各項具體實施例來具體展示並且說明，所屬技術領域中具有通常知識者仍將瞭解的是，可施作前述及其它形式變更與細節而不會脫離本發明的精神及範疇。因此，用意在於本發明不受限於所述及所示的精准形式及細節，而是落於隨附申請專利範圍的範疇內。另外，本文中所揭示的所有實施例用意在於說明，並非限制。

Claims (20)

  1. 一種數位接收器系統，其包含：類比連續時間等化器，該類比連續時間等化器組配成用來獲得形式為類比信號的資料；與該類比連續時間等化器操作性連通的類比數位轉換器，該類比數位轉換器組配成用來自該類比連續時間等化器接收輸出；與該類比數位轉換器操作性連通的前授等化器，該前授等化器組配成用來自該類比數位轉換器接收輸出；與該前授等化器操作性連通的第一緩衝器，該第一緩衝器組配成用來擷取該前授等化器的輸出；與該第一緩衝器操作性連通的內插器，該內插器組配成用來自該第一緩衝器接收輸出；第二緩衝器，該第二緩衝器組配成用來擷取下列其中一者：(a)經由與該前授等化器操作性連通的該前授等化器的該輸出；及(b)基於該前授等化器的該輸出的資料；與該內插器、該第二緩衝器及該類比連續時間等化器操作性連通的零力邊緣計算器，該零力邊緣計算器組配成用來接收來自該內插器的輸出、及來自該第二緩衝器的輸出，該零力邊緣計算器進一步組配成用來將連續時間等化器調適資料回授至該類比連續時間等化器；其中，通過該零力邊緣計算器回授至該類比連續時間等化器的該連續時間等化器調適資料至少部分基於來自該內插器及該第二緩衝器的該輸出。
  2. 如申請專利範圍第1項所述的數位接收器系統，更包含決策回授等化器，該決策回授等化器與該前授等化器及該第二緩衝器操作性連通，該決策回授等化器組配成用來接收該前授等化器的該輸出，並且基於該前授等化器的該輸出對該第二緩衝器提供該資料。
  3. 如申請專利範圍第2項所述的數位接收器系統，其中，該數位接收器系統包含積體電路，並且該類比連續時間等化器、該類比數位轉換器、該前授等化器、該第一緩衝器、該內插器、該決策回授等化器、該第二緩衝器、及該零力邊緣計算器各包含該積體電路的硬體。
  4. 如申請專利範圍第3項所述的數位接收器系統，其中，該積體電路包含一FPGA及一ASIC其中一者。
  5. 如申請專利範圍第2項所述的數位接收器系統，其中，該數位接收器系統更包含：包含硬體的處理器；以及儲存電腦可讀指令的記憶體，所述電腦可讀指令在受該處理器執行時，實施該類比連續時間等化器、該類比數位轉換器、該前授等化器、該第一緩衝器、該內插器、該決策回授等化器、該第二緩衝器、及該零力邊緣計算器包含該積體電路的硬體的各者。
  6. 如申請專利範圍第1項所述的數位接收器系統，其中，該數位接收器系統更包含一接收器元件，該接收器元件組配成用來自該數位接收器系統的外側接收資料，並且對該類比連續時間等化器提供該所接收資料。
  7. 如申請專利範圍第6項所述的數位接收器系統，其中，該數位接收器系統包含積體電路，並且該接收器包含該積體電路的硬體。
  8. 如申請專利範圍第1項所述的數位接收器系統，其中，該類比連續時間等化器進一步組配成用來進行峰化放大器程序。
  9. 如申請專利範圍第1項所述的數位接收器系統，其中，該前授等化器的該輸出是形式為循序輸出樣本的資料。
  10. 如申請專利範圍第1項所述的數位接收器系統，其中，該內插器進一步組配成用來使用多個最佳分數延遲內插多項式。
  11. 如申請專利範圍第1項所述的數位接收器系統，其中，該類比連續時間等化器的至少一個連續時間等化器特性基於回授至該類比連續時間等化器的該連續時間等化器調適資料而變更。
  12. 如申請專利範圍第1項所述的數位接收器系統，其中：該零力邊緣計算器與該前授等化器操作性連通，並且該零力邊緣計算器進一步組配成用來將前授等化器調適資料回授至該前授等化器；其中，通過該零力邊緣計算器回授至該前授等化器的該前授等化器調適資料至少部分基於來自該內插器及該第二緩衝器的該輸出；以及該前授等化器的至少一個前授等化器特性基於回授至該前授等化器的該前授等化器調適數據而變更。
  13. 一種將取樣內插用於可調等化器調適的方法，該方法包含：接收形式為類比信號的資料；將該所接收資料套用至類比連續時間等化器程序；將該類比連續時間等化器程序的輸出套用至類比數位轉換器程序；將該類比數位轉換器程序的輸出套用至前授等化器程序；在第一緩衝器程序中擷取該前授等化器程序的輸出；將該第一緩衝器程序的輸出套用至內插程序；在第二緩衝器程序中擷取下列其中一者：a)該前授程序的輸出；及b)以該前授程序的該輸出為基礎的另一程序的輸出；將該內插程序的輸出套用至零力邊緣程序；將該第二緩衝器程序的輸出套用至該零力邊緣程序；以及將該零力邊緣程序的至少部分輸出回授至該類比連續時間等化器程序。
  14. 如申請專利範圍第13項所述的方法，更包含決策回授等化器程序，該決策回授等化器程序是使得該決策回授等化器程序接收該前授等化器程序的該輸出、並且基於該前授程序的該輸出對該第二緩衝器程序提供輸出的另一程序。
  15. 如申請專利範圍第13項所述的方法，更包含：將該零力邊緣程序的至少部分該輸出回授至該前授等化器程序；基於該零力邊緣程序回授至該類比連續時間等化器程序的該輸出來變更該類比連續時間等化器程序的至少一個連續時間等化器特性；以及基於該零力邊緣程序回授至該前授等化器程序的該輸出來變更該前授等化器程序的至少一個前授等化器特性。
  16. 如申請專利範圍第13項所述的方法，更包含：將該零力邊緣程序的至少部分該輸出回授至該前授等化器程序；首先基於該零力邊緣程序回授至該類比連續時間等化器程序的該輸出來變更該類比連續時間等化器程序的至少一個連續時間等化器特性；接著變更與該前授等化器程序的第一分支相關聯的值；以及接著變更與該前授等化器程序的一或多個各別一或多個後續分支相關聯的一或多個值，未進一步變更該至少一個連續時間等化器特性，也未進一步變更與該前授等化器程序的該第一分支相關聯的該值，其中，與該前授等化器程序的該一或多個各別一或多個後續分支相關聯的該一或多個值的該變更未對該零力邊緣程序的該輸出作出回應。
  17. 一種上有儲存電腦可讀指令的電腦可讀儲存裝置，所述電腦可讀指令在受電腦執行時，實施：接收形式為類比信號的資料；將該所接收資料套用至類比連續時間等化器程序；將該類比連續時間等化器程序的輸出套用至類比數位轉換器程序；將該類比數位轉換器程序的輸出套用至前授等化器程序；在第一緩衝器程序中擷取該前授等化器程序的輸出；將該第一緩衝器程序的輸出套用至內插程序；在第二緩衝器程序中擷取下列其中一者：a)該前授程序的輸出；及b)以該前授程序的該輸出為基礎的另一程序的輸出；將該內插程序的輸出套用至零力邊緣程序；將該第二緩衝器程序的輸出套用至該零力邊緣程序；以及將該零力邊緣程序的至少部分輸出回授至該類比連續時間等化器程序。
  18. 如申請專利範圍第17項所述的電腦可讀儲存裝置，其中，所述電腦可讀指令在受該電腦執行時，進一步實施決策回授等化器程序，該決策回授等化器程序是使得該決策回授等化器程序接收該前授等化器程序的該輸出、並且基於該前授程序的該輸出對該第二緩衝器程序提供輸出的另一程序。
  19. 如申請專利範圍第17項所述的電腦可讀儲存裝置，其中，所述電腦可讀指令在受該電腦執行時，進一步實施：將該零力邊緣程序的至少部分該輸出回授至該前授等化器程序；基於該零力邊緣程序回授至該類比連續時間等化器程序的該輸出來變更該類比連續時間等化器程序的至少一個連續時間等化器特性；以及基於該零力邊緣程序回授至該前授等化器程序的該輸出來變更該前授等化器程序的至少一個前授等化器特性。
  20. 如申請專利範圍第17項所述的電腦可讀儲存裝置，其中，所述電腦可讀指令在受該電腦執行時，進一步實施：將該零力邊緣程序的至少部分該輸出回授至該前授等化器程序；首先基於該零力邊緣程序回授至該類比連續時間等化器程序的該輸出來變更該類比連續時間等化器程序的至少一個連續時間等化器特性；接著變更與該前授等化器程序的第一分支相關聯的值；以及接著變更與該前授等化器程序的一或多個各別一或多個後續分支相關聯的一或多個值，未進一步變更該至少一個連續時間等化器特性，也未進一步變更與該前授等化器程序的該第一分支相關聯的該值，其中，與該前授等化器程序的該一或多個各別一或多個後續分支相關聯的該一或多個值的該變更未對該零力邊緣程序的該輸出作出回應。
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