KR20070030742A - 전자 회로 - Google Patents

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KR20070030742A
KR20070030742A KR1020067014424A KR20067014424A KR20070030742A KR 20070030742 A KR20070030742 A KR 20070030742A KR 1020067014424 A KR1020067014424 A KR 1020067014424A KR 20067014424 A KR20067014424 A KR 20067014424A KR 20070030742 A KR20070030742 A KR 20070030742A
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KR1020067014424A
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하스 클레멘스 지 제이 드
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

전자 회로는 신호 컨덕터(11)와, 스위칭 회로에 의해 접속된 전원 기준 컨덕터(10)를 갖는다. 스위칭 회로는 공통 기판(100)상에 구현된 PMOS 트랜지스터(17) 및 NMOS 트랜지스터를 포함한다. NMOS 트랜지스터(18)는 전원 기준 컨덕터(10)에 접속된 소스를 갖는다. NMOS 트랜지스터(18)는 PMOS 트랜지스터(17)의 드레인에 접속된 소스와, 신호 컨덕터(11)에 접속된 드레인을 갖는다. 제어 회로(13, 14, 15, 16)는 "온" 상태 및 "오프" 상태 사이에서 스위칭되며, 제어 회로(13, 14, 15, 16)는 제 1 및 제 2 MOS 트랜지스터(17, 18)의 게이트 소스 전압을 제어하여, 각각 이들 MOS 트랜지스터(17, 18)의 채널을 도전성으로 만들고, 이들 제 1 및 제 2 트랜지스터(17, 18)의 채널을 도전성으로 만들지 않는다. 바람직하게, 상보형 스위칭 회로가 또한 제공된다. 상보형 스위칭 회로는 반대 극성 전압차, 제 2 전원에 접속된 NMOS 트랜지스터(27) 및 신호 컨덕터에 접속된 PMOS 트랜지스터(28)를 이용한다. 스위칭 회로의 온 저항(on resistances)은, PMOS 게이트 소스 전압 뿐만 아니라, NMOS 게이트 소스 전압을 정합시킴으로써 정합된다.

Description

전자 회로{MOS SWITCHING CIRCUIT}
본 발명은 스위칭 회로, 특히, 적대적인 간섭 환경에서 이용된 버스 통신 라인에 접속된 스위칭 회로, 및 특히 정합된 "온" 저항을 갖는 한 쌍의 스위칭 회로를 갖는 전자 회로에 관한 것이다.
전자 스위칭 회로는 제어 신호에 따라, 서로 전기적으로 접속되거나 또는 실질적으로 분리되는 2개의 단자를 갖는다. 간단한 전자 스위칭 회로는 하나의 트랜지스터, 예를 들면, NMOS 트랜지스터로 구성되며, 2개의 단자 사이에 주 전류 채널이 접속된다. 그러한 간단한 스위칭 회로는 단자들 사이의 전압이 큰 변동(fluctuation) 및 심지어 부호 변경을 나타내는 적대적인 전자기 환경에서 만족스럽게 동작하지 않는다. NMOS 트랜지스터는, 예를 들면, 전류를 도통하는 드레인-백게이트 다이오드를 가지며, 전류는 주 전류 채널 양단의 전압이 다이오드를 순방향으로 바이어싱하는 경우에, 주 전류 채널을 바이패스한다. 유사하게, 트랜지스터의 게이트에서의 제어 전압에 대한 트랜지스터의 소스에서의 전압 변동은, 트랜지스터를 도전 상태 및 비도전 상태 사이에서 스위칭할 수 있다.
적대적인 환경에서 동작하는 스위칭 회로를 구현하는 한 가지 방법은 2개의 NMOS 트랜지스터를 이용하는 것이며, 그러한 트랜지스터의 주 전류 채널은 스위칭 회로의 단자들 사이에서 직렬로 되지만, 그들의 소스-드레인 경로는 단자들 사이에서 서로 반대의 방향을 갖는다. 따라서, 2개의 트랜지스터의 드레인 백-게이트 다이오드는 반직렬(anti-series), 즉, 서로 반대의 방향으로 배열되어, 트랜지스터들 중 적어도 하나가, 단자들 사이의 전압차의 부호와는 독립적으로, 그의 드레인-백게이트 다이오드를 통한 순방향 바이패스 전류를 도통시키지 않고서 동작되도록 한다.
이러한 해결책은 트랜지스터들 중 적어도 하나의 게이트-소스 전압에 대해 부동 공급 회로(floating supply circuit)를 요구하는데, 그 이유는, 그의 소스 전압이 단자들 중 적어도 하나에서의 전압 변동의 영향하에 부동하도록 허용되어야 하기 때문이다. 유용한 부동 게이트-소스 전압 소스의 일례는, 그러한 트랜지스터의 게이트에 접속된 전류 소스 및 게이트와 소스 사이에 접속된 저항기이며, 소스로부터의 전류는 게이트-소스 전압을 결정하는 저항기를 통한 전압 강하를 발생시킨다.
그러나, 그러한 스위칭 회로에서, 이용하는 동안의 브레이크다운(breakdown)을 방지하기 위해, 트랜지스터들 중 하나는 다른 것에 비해 큰 치수(over-dimension)를 가져야 한다. NMOS 트랜지스터에서, 예를 들면, 드레인-백게이트 다이오드의 브레이크다운 전압은, 백 게이트 전압이 기판 전압 이하인 경우보다는, 백 게이트 전압이 기판 전압 이상인 경우에, 훨씬 더 크다. 따라서, 기판 전압 이 하의 단자 전압에서 그의 드레인-백게이트 다이오드가 역바이어싱되는 트랜지스터는 큰 치수를 가져야 한다.
한 쌍의 스위칭 회로가 상이한 전원 컨덕터를 접속하는데 이용되고, 전원 접속에 대해 동일한 "온" 임피던스가 필요한 경우에, 다른 문제가 발생된다. 이러한 문제가 발생되는 예는, 통신 버스가 2개의 컨덕터를 포함하는 경우로서, 제 1 컨덕터는 제 1 전원 컨덕터에 접속되고, 제 2 컨덕터는 제 2 전원 컨덕터에 접속되어야 하며, 2개의 컨덕터 각각은 동일한 "온" 임피던스를 갖는다. 이러한 경우, 전형적으로 하나의 스위칭 회로는 2개의 NMOS 트랜지스터를 포함하고, 다른 스위칭 회로는 2개의 PMOS 트랜지스터를 포함한다. 이것은 "온" 임피던스 정합을 어렵게 만든다.
발명의 개요
본 발명의 목적은 그의 단자를 통한 양 방향의 전압에 견딜 수 있고, 큰 치수를 갖는 트랜지스터가 이용될 필요가 없는 스위칭 회로를 구비한 전자 회로를 제공하는 것이다.
본 발명의 다른 목적은 버스 컨덕터를 갖는 전자 회로를 제공하는 것으로서, 버스 컨덕터의 전위는, 그의 단자를 통한 양 방향의 전압에 견딜 수 있고, 큰 치수를 갖는 트랜지스터가 이용될 필요가 없는 스위칭 회로를 통해 전원 전위로 끌어당겨지게 된다.
본 발명의 다른 목적은 스위칭 회로를 통해 하나 이상의 버스 컨덕터에 실질 적으로 동일한 "온" 임피던스가 제공되는 전자 회로를 제공하는 것이다.
본 발명은 제 1 항에 따른 전자 회로를 제공한다. 본 발명에 따르면, 서로 반대 도전성 타입의 제 1 및 제 2 MOS 트랜지스터의 채널이, 신호 컨덕터와 전원 컨덕터 사이에서 직렬로 접속된다. 제 1 트랜지스터의 소스는 전원 컨덕터에 접속되고, 그의 드레인은 제 2 트랜지스터의 소스에 접속되며, 제 2 트랜지스터의 드레인은 출력에 접속된다.
접속은 상보형 트랜지스터들의 통상적인 드레인-드레인 또는 소스-소스 접속과는 상이함을 알아야 한다. 그 결과, 트랜지스터의 소스 드레인 다이오드는 반직렬(anti series)이다. 공통 기판 전압이 두 트랜지스터에 대해 이용되거나 또는 상이하지 않은 기판 전압인 경우에도, 트랜지스터들 중 어느 것도 다른 것에 대해 큰 치수를 가질 필요가 없으므로, 그 차이는 모든 가능한 전압 변동을 초과하게 된다. 이것은 제 1 및 제 2 트랜지스터가 기판 전압에 대하여, 서로 반대의 방향으로 드레인 전압에서 최대 브레이크다운 전압을 갖고, 그들의 드레인 백-게이트 다이오드가, 드레인 전압이 보다 낮은 브레이크다운 전압에 대응하는 부호를 갖는 경우에, 순방향 바이어싱되기 때문이다.
이러한 혼합된 도전성 타입의 2개의 상보형 스위칭 회로가 이용되며, 그 중 하나는 제 1 전원 컨덕터에 대한 접속을 위한 것이고, 다른 하나는 추가 전원 접속부에 대한 접속을 위한 것인 경우, 낮은 신호 조건하에서의 실질적으로 동일한 "온" 임피던스가, 스위칭 회로에서의 NMOS 트랜지스터의 온-저항을 정합시키고, 스위칭 회로에서의 PMOS 트랜지스터의 온-저항을 정합시킴으로써 쉽게 구현될 수 있 다. 이것은 그러한 스위칭 회로가, 그러한 동일한 "온" 임피던스가 필요한 버스 시스템에서 이용하기 위한 바람직한 선택이 되도록 한다. 바람직하게, 각각의 스위칭 회로에서의 트랜지스터의 기판은 스위치가 접속되는 각각의 전원 컨덕터에 접속된다. 그러나, 이들 전원 컨덕터들 사이의 공급 전압차가 크기 않다면(브레이크다운 전압보다 작다면), 두 스위칭 회로의 기판은 동일한 전위로 될 수 있다.
바람직하게, 제 2 MOS 트랜지스터의 소스 게이트 전압은, 전원 접속에 대하여 소스 또는 게이트 전압을 고정시키지 않지만, 게이트-소스 전압 차이만을 정의하는 부동 전압 소스로 제어된다. 바람직하게, 이러한 부동 전압 소스는 제 2 트랜지스터의 게이트에 접속된 전류 소스 회로 및 제 2 트랜지스터의 게이트와 소스 사이에 접속된 저항 소자에 의해 구현된다.
회로가 전원 기준 컨덕터와 전원 입력 사이에 전원 전압을 인가하는 단일의 전원을 갖는 경우, 바람직하게, 부동 전압 소스의 전류 소스에는 전원 입력으로부터의 전류가 공급되는 반면, 제 1 트랜지스터의 게이트는 입력과 전원 기준 컨덕터 사이의 전원 범위 밖의 전압으로 펌프 회로에 의해 구동된다. 따라서, 커다란 전류를 끌어당기는 제어 회로의 일부분, 즉, 부동 전압 소스에서의 전류 소스 회로만이, 전원으로부터 직접 공급받을 수 있다. 펌프 회로는 적은 전류를 필요로 하는 게이트만을 구동하여, 펌프 회로가 작게 유지될 수 있도록 한다.
본 발명의 이들 및 다른 목적과 바람직한 양상은, 이하의 도면을 이용하여 비제한적인 예를 통해 설명될 것이다.
도 1은 스위칭 회로를 갖는 전자 회로를 도시한다.
도 2는 한 쌍의 스위칭 회로를 갖는 버스 시스템을 도시한다.
도 3a는 스위칭 회로의 부분을 도시한다.
도 3b는 스위칭 회로의 다른 부분을 도시한다.
도 1은 스위칭 회로를 갖는 전자 회로를 도시한다. 전자 회로는 제 1 전원 컨덕터(10), 제 2 전원 컨덕터(12), 신호 컨덕터(11), 제어 회로(13), 전류 소스(14), 저항기(15), 펌프 회로(16), PMOS 트랜지스터(17) 및 NMOS 트랜지스터(18)를 포함한다. (통상적인 것으로서, "MOS 트랜지스터" 라는 용어는, 폴리실리콘과 같은 임의의 종류의 도전성 게이트 물질을 갖는 트랜지스터를 포함함을 이해할 것이다.)
제 1 및 제 2 전원 컨덕터(10, 12)는 각각 전자 회로의 전원의 음극 및 양극이다. 신호 컨덕터(11)는 NMOS 트랜지스터(18)의 드레인에 접속된다. NMOS 트랜지스터(18)의 소스는 내부 노드 N에 접속된다. 내부 노드 N은 PMOS 트랜지스터(17)의 드레인에 접속되고, PMOS 트랜지스터의 소스는 제 1 전원 컨덕터(10)에 접속된다. 그와 함께, 전류 소스(14) 및 저항기(15)는 부동 게이트-소스 전압 공급기를 형성한다. 저항기(15)는 NMOS 트랜지스터(18)의 게이트와 소스 사이에 접속되고, 전류 소스(14)는 제 2 전원 공급 접속부(12)와 NMOS 트랜지스터(18)의 게이트 사이에 접속된다. 펌프 회로(16)는 PMOS 트랜지스터(17)의 게이트에 접속된 출력을 갖는다. 제어 회로(13)는 펌프 회로(16) 및 전류 소스(14)의 제어 입력들에 접속된 출력들을 갖는다.
PMOS 트랜지스터(17)의 소스 및 드레인은, PMOS 트랜지스터(17)의 고유의 드레인 백-게이트 다이오드가, 노드 N으로부터 제 1 전원 컨덕터(10) 쪽으로 접속된 그의 순방향을 갖도록 접속됨을 주지해야 한다. NMOS 트랜지스터(18)의 소스 및 드레인은, NMOS 트랜지스터(18)의 고유의 백-게이트 다이오드가, 노드 N으로부터 신호 컨덕터(11) 쪽으로 접속된 그의 순방향을 갖도록 접속된다. 즉, 이들 다이오드는 신호 컨덕터(11)와 제 1 전원 컨덕터(10) 사이에서 직렬로 접속되며, 서로 반대 방향인 그들의 순방향을 갖는다.
물론, 드레인 백 게이트 다이오드의 특성은 잘 알려져 있지만, 간략하게 언급할 것이다.
도 1a는 후면 전극(back electrode)(100)을 갖는 절연 기판(102)상에 구현된 트랜지스터(17, 18)를 도시한다. 각각의 MOS 트랜지스터는 제 1 도전성 타입(NMOS 트랜지스터(18)의 경우에는 N 타입, PMOS 트랜지스터(17)의 경우에는 P 타입)의 소스 및 드레인(S, D) 영역을 포함하며, 소스 및 드레인 영역은 제 1 도전성 타입과 반대인 제 2 도전성 타입의 중간 영역(104, 106)에 의해 분리된다. 중간 영역(104, 106)의 주요 부분은 트랜지스터의 백 게이트를 형성한다. 중간 영역의 표면 다음에 게이트 전극(G)이 제공되어, 중간 영역(104, 106)의 표면에서 트랜지스터의 채널을 형성한다. 한편으로는 백 게이트와 다른 한편으로는 소스 및 드레인 영역은 서로 반대의 도전성 타입이기 때문에, 소스 및 드레인으로부터 백 게이트로 접합 다이오드가 형성된다. 통상적으로, 그리고, 현재의 회로에서, 단지 드레인 백 게이트 다이오드만이, 트랜지스터의 동작에 대해 관련된다. 소스-백 게이트 다이오드는 소스와 백 게이트 사이에 컨덕터를 접속함으로써, 보다 일반적으로는, 소스 백 게이트 전압을 인가함으로써, 단락 회로로 되어, 소스 백 게이트 다이오드가 순방향 바이어싱되지 않도록 한다.
동작시에, 도 1의 회로는 신호 컨덕터(11)와 제 1 전원 컨덕터(10) 사이에 전기 접속을 제공하도록 기능한다. 제어 회로(13)의 제어하에, 전기 접속은 "온" 및 "오프" 상태 사이에서 스위칭되며, 전기 접속은 각각 고임피던스 및 저임피던스를 갖는다.
"온" 상태에서, 전류 소스(14)는 NMOS 트랜지스터(18)의 채널을 도전성으로 만드는 부호 및 크기로, 전류를 NMOS 트랜지스터(18)의 게이트와 소스 사이에 적용된 저항기(15)에 공급하여, 저항기를 통해 전압 강하가 발생되도록 한다. (저항기(15)가 도시되지만, 저항값을 갖는 임의의 종류의 소자, 예를 들면, 적절하게 바이어싱된 트랜지스터의 채널, 한정된 저항값을 갖는 물질(예를 들면, 금속 또는 폴리실리콘)로 된 적절한 길이 및 폭의 트랙 등이 이용될 수 있다.) 또한, "온" 상태에서, 펌프 회로(16)는 PMOS 트랜지스터(17)의 채널을 도전성으로 만드는 크기로, 제 1 전원 컨덕터(10)의 전압 이하의 전압을 PMOS 트랜지스터(17)의 게이트에 공급한다.
"오프" 상태에서, 전류 소스(14)는 전류를 공급하지 않아, NMOS 트랜지스터(18)를 비도전성으로 만들고, 펌프 회로(16)는 제 1 전원 컨덕터(10) 이상의 전압을 PMOS 트랜지스터(17)의 게이트에 공급하여, PMOS 트랜지스터(17)의 채널을 비도전성으로 만든다.
통상적으로, "온" 상태에서, 신호 컨덕터(11)와 제 1 전원 컨덕터(10) 사이에 기껏해야 작은 전압 차이가 존재한다. 따라서, PMOS 트랜지스터(17) 및 NMOS 트랜지스터(18) 둘다 그들의 작은 전압 범위(비포화된 저항 동작)에서 동작한다. 신호 컨덕터(11)와 제 1 전원 컨덕터(10) 사이의 임피던스는, 이들 트랜지스터에 인가된 게이트-소스 전압들에 의존하는, PMOS 트랜지스터(17) 및 NMOS 트랜지스터(18)의 채널 임피던스들의 합이다.
신호 컨덕터(11)와 제 1 전원 컨덕터(10) 사이의 전압차가 증가되는 경우, 결과적으로 트랜지스터들(17, 18) 중 하나는 전류 소스(신호 컨덕터(11)상의 전압이 제 1 전원 컨덕터상의 전압 이상인 경우 NMOS 트랜지스터(18) 및 신호 컨덕터(11)상의 전압이 그 이하인 경우 PMOS 트랜지스터(18))로서 동작하게 된다. 다른 트랜지스터(17, 18)의 드레인 백 게이트 다이오드가 이 경우에 순방향 바이어싱되어, 다른 트랜지스터가 이 경우에 순방향 바이어싱된 다이오드로서 동작하도록 한다.
"오프" 상태에서, 신호 컨덕터(11)와 제 1 전원 컨덕터(10) 사이에 고임피던스가 구현된다. 통상적으로, "오프" 상태에서 신호 컨덕터(11)상의 전압은 제 1 전원 컨덕터(10)상의 전압보다 높다. 이 경우, NMOS 트랜지스터(18)의 드레인-백게이트 다이오드는 역바이어싱되며, NMOS 트랜지스터(18)의 채널은 고저항을 나타내고, 그의 게이트-소스 전압은 그의 임계값 이하로 된다. 따라서, NMOS 트랜지스터(18)는 고임피던스를 보장하며, 이 경우에 PMOS 트랜지스터(17)는, 그의 드레인-백게이트 다이오드가 순방향 바이어싱되기 때문에, 신뢰할 수 없다.
변동으로 인해, 신호 컨덕터(11)상의 전압은 제 1 전원 컨덕터(10)상의 전압보다 낮아질 수 있다. 이 경우, PMOS 트랜지스터(17)의 드레인-백게이트 다이오드는 역바이어싱되며, PMOS 트랜지스터(17)의 채널은 고저항을 나타내고, 그의 게이트-소스 전압은 그의 임계값 이하로 된다. 따라서, PMOS 트랜지스터(17)는 고임피던스를 보장하며, 이 경우에 NMOS 트랜지스터(18)는, 그의 드레인-백게이트 다이오드가 순방향 바이어싱되기 때문에, 신뢰할 수 없다.
바람직하게, NMOS 트랜지스터(18) 및 PMOS 트랜지스터(17)는, 공통 반도전성 기판없이, 바람직하게 공통 절연 기판을 갖는 SOI(Silicon On Insulator) 트랜지스터로서 구현된다. 바람직하게, 후면 전극(100)이 그러한 절연 기판에 부착된다. 이 경우, 역바이어스에서의 드레인 백게이트 다이오드의 브레이크다운 전압은, 드레인과 후면 전극 사이의 전압차에 의존할 수 있다. 일반적으로, NMOS 트랜지스터에서, 브레이크다운 전압은, 드레인 전압이 각각 후면 전극의 전압 이상이거나 이하인 경우에, 보다 높거나 또는 보다 낮으며, 이것은 예를 들면, 고전압을 처리하기 위해 확장된 드레인 백-게이트 접합을 갖는 DMOS 트랜지스터에 대한 경우이다. 반대로, PMOS 트랜지스터에서, 일반적으로 브레이크다운 전압은, 드레인 전압이 각각 후면 전극의 전압 이상 또는 이하인 경우에, 보다 낮거나 또는 보다 높다. 도 1의 회로에서, 채널 NMOS 트랜지스터(18)가 고전압을 취하는 경우, 그의 드레인은 항상 제 1 전원 접속부(10)의 전압 이상의 전압을 가지며, 채널 PMOS 트랜지스터(17)가 고전압을 취하는 경우, 그의 드레인은 항상 제 1 전원 접속부(10)의 전압 이하의 전압을 가짐을 주지해야 한다. 따라서, 제 1 전원 컨덕터(10)의 전압 부근의 전압에서의 후면 전극을 가지고, 회로는 보다 높은 브레이크다운 전압으로부터 최적으로 이점을 얻는다. 단일의 후면 전극(100)이 도시되지만, 후면 전극(100)은, (제 2 전원 컨덕터(12)의 전압에서의) 전원 컨덕터(10)의 전압 근처의 상이한 전압을 가질 수 있는 분리된 부분들로 형성될 수 있다. 전원 변동의 경우, 드레인 전압은 후면 전극에서의 이들 전압의 훨씬 이하 또는 이상에 도달할 수 있으며, 이것은 유사한 문제를 발생시킨다.
도 2는 2개의 상보형 스위칭 회로가 이용되는 전자 회로를 도시한다. 전자 회로는 다수의 스테이션(208a, b)(2개가 도시되지만, 임의의 스테이션이 이용될 수 있음)이 부착되는 제 1 및 제 2 버스 컨덕터(200, 202)를 갖는 통신 버스를 포함한다. 전형적으로, 버스 컨덕터(200, 202)는 집적 회로의 (전체적으로) 부분이 아니며, 스테이션(208a, b)이 상이한 위치에서 배치되는 차량과 같은 장치를 통해 연장되는 배선이다.
버스 컨덕터(200, 202)는 제 1 및 제 2 전원 컨덕터(10, 12)에 각각 접속된다. 제 1 버스 컨덕터(200)는 제 1 저항기(206) 및 제 1 스위칭 회로의 직렬 접속을 통해 제 1 전원 컨덕터(10)에 접속된다. 제 2 버스 컨덕터(202)는 제 2 저항기(204) 및 제 2 스위칭 회로의 직렬 접속을 통해 제 2 전원 컨덕터(12)에 접속된다.
동작시에, 스테이션(208a, b)은 제 1 및 제 2 버스 컨덕터(200, 202)의 전위를 제 2 및 제 1 전원 컨덕터(10, 12)의 전위 쪽으로 끌어당겨서, 추가 전원 컨덕터(10, 12)로부터 저항기(204, 206)를 통해 전류가 당겨지도록 한다. 전자 스위치는 슬립 상태(sleep state)에서 전원 컨덕터(10, 12)로부터 버스 컨덕터(200, 202)를 접속해제하여, 예를 들면, 특히 버스 컨덕터들 중 하나로부터 전원 컨덕터로 단락 회로가 되어야 하는 경우, 슬립 상태에서의 배터리 전력 소모를 감소시킨다.
제 1 버스 컨덕터(200)를 제 1 전원 컨덕터(10)에 접속하는 제 1 스위치는 도 1에 도시된 바와 같은 NMOS 트랜지스터(18) 및 PMOS 트랜지스터(17)로 구현되며, 그러한 트랜지스터들은 이제, 제 1 NMOS 트랜지스터(18) 및 제 1 PMOS 트랜지스터(17)라고 지칭될 것이다. 전류 소스(14) 및 저항기(15) 대신에, 부동 전압 공급기(19)가 도시된다.
제 2 버스 컨덕터(202)를 제 2 전원 컨덕터(12)에 접속하는 제 2 스위치의 구조 및 동작은, 제 1 스위치에 대해 상보적이다. 제 2 스위치는 제 2 NMOS 트랜지스터(27) 및 제 2 PMOS 트랜지스터(28)를 포함한다. 제 2 NMOS 트랜지스터(27)는 제 2 전원 공급 컨덕터(12)에 접속된 소스 및 제 2 PMOS 트랜지스터(28)의 소스에 접속된 드레인을 갖는다. 제 2 PMOS 트랜지스터의 드레인은 저항기(204)를 통해 제 2 버스 컨덕터(202)에 접속된다. 다른 제어 회로(23), 다른 펌프 회로(26) 및 다른 부동 전압 소스(29)가 제공된다. 다른 제어 회로(23)는 다른 펌프 회로(26) 및 다른 부동 전압 소스(29)에 접속된 제어 출력을 갖는다. 다른 펌프 회로(26)는 제 2 NMOS 트랜지스터(27)의 게이트에 접속된 출력을 갖는다. 다른 부동 전압 소스(29)는 제 2 PMOS 트랜지스터(28)의 소스 및 게이트에 접속된 출력을 갖는다.
버스 회로에서, 버스 컨덕터(200, 202)상의 대칭적 신호를 보장하기 위해, 제 1 및 제 2 버스 컨덕터(200, 202)를 제 1 및 제 2 전원 컨덕터(10, 12)에 접속하는 임피던스가, 적어도 "온" 상태에서, 스위치를 통한 전압차가 작은 경우, 실질적으로 동일한 것이 바람직하다. 대칭적 신호의 이용은, 버스 컨덕터(200, 202)상의 신호에 의해 초래된 간섭을 감소시키기 때문에, 바람직한 것이다. 대칭적 신호에 대해 요구되는 실질적으로 동일한 임피던스는, 단지 NMOS 트랜지스터가 NMOS 트랜지스터와 정합되고, PMOS 트랜지스터가 PMOS 트랜지스터와 정합될 필요만이 있기 때문에, 즉, PMOS-NMOS 임피던스 정합이 요구되지 않기 때문에, 용이하게 구현된다.
제 1 버스 컨덕터(200)와 제 1 전원 컨덕터(10) 사이에 접속된 임피던스는, 저항기(206), 제 1 NMOS 트랜지스터(18)의 채널 및 제 1 PMOS 트랜지스터의 일련의 배열이다. "온" 상태에서, 저항기는 일련의 배열을 통한 대부분의 전압 강하를 취하며, 제 1 NMOS 트랜지스터(18) 및 제 1 PMOS 트랜지스터 둘다, 그들의 선형 범위내에 있게 된다(저항기로서의 포화 동작이 아님). 유사하게, 제 2 버스 컨덕터(202)와 제 2 전원 컨덕터(12) 사이에 접속된 임피던스는, 저항기(204), 제 2 NMOS 트랜지스터(27)의 채널의 저항 및 제 2 PMOS 트랜지스터(28)의 일련의 배열이다.
제 1 및 제 2 NMOS 트랜지스터(18, 27)를 기하학적으로 및 인가된 게이트-소스 전압의 관점에서 정합시킴으로써, 이들 NMOS 트랜지스터의 임피던스 기여도는 실질적으로 동일하게 된다(제 1 NMOS 트랜지스터(18)의 게이트 소스 전압은 부동 전압 공급 회로(19)에 의해 제어되며, 제 2 NMOS 트랜지스터의 게이트 소스 전압은 다른 펌프 회로(26)에 의해 제어됨). 유사하게, 제 1 및 제 2 PMOS 트랜지스터(17, 28)를 기하학적으로 및 인가된 게이트-소스 전압의 관점에서 정합시킴으로써, 이들 PMOS 트랜지스터의 임피던스 기여도는 실질적으로 동일하게 된다.
도 3a는 제 2 PMOS 트랜지스터(28)에 대한 부동 전압 소스의 예를 도시한다. 회로는 제어 트랜지스터(34), 제 1 및 제 2 저항기(370, 376), 및 바이폴라 트랜지스터(372, 374)로 구현된 전류 미러를 포함한다. 제어 트랜지스터(34)의 제어 전극은 부동 전압 소스의 제어 입력(32)에 접속된다. 제 2 전원 컨덕터(12)는 제어 트랜지스터(34)의 채널 및 제 1 저항기(370)를 통해 전류 미러의 입력에 계속적으로 접속된다. 전류 미러의 출력은 (도시되지 않은, 제 2 PMOS 트랜지스터(28)의 게이트에 접속된) 부동 전압 소스의 제 1 단자(31)를 형성한다. 제 2 저항기(376)를 통해, 전류 미러의 출력은 (도시되지 않은, 제 2 PMOS 트랜지스터(28)의 소스에 접속된) 부동 전압 소스의 제 2 단자에 접속된다.
동작시에, 입력(32)에서의 제어 신호는 제어 트랜지스터(34)를, "온" 상태가 구현되어야 하는 경우, 도전성으로 만들고, "오프" 상태가 구현되어야 하는 경우, 비도전성으로 만든다. 온 상태에서, 전류는 제 2 전원 컨덕터(12)로부터, 제 1 저항기(370)를 통해, 전류 미러의 입력으로 흐른다. 전류는 (Vs-Va-Vf)/R이며, 여기서, Vs는 제 1 및 제 2 전원 접속부(10, 12) 사이의 전압차이고, Va는 제 2 전원 접속부와, 제어 트랜지스터(34)와 제 1 저항기(370) 사이의 노드 "a" 사이의 전압 강하이며, Vf는 전류 미러의 입력 전압을 결정하는 순방향 다이오드 바이어스 전압이다. 전류 미러는 전류 및 제 2 저항기(376)를 통한 출력 전류 흐름을 반영한다. 전류 미러와 저항값의 입출력 비율은, 두 저항기(370, 376)를 통한 전압 강하가 동일하도록 선택된다(둘다 실질적으로 Vs-Va-Vf, 또는, Vs 정도임). 전형적으로, 입출력 비율은 1이며, 저항값들은 동일하다.
도 3b는 펌프 회로의 예를 도시한다. 펌프 회로는 구동기(33), 제 1 및 제 2 다이오드(350, 352), 펌프 캐패시터(354) 및 방전 트랜지스터(356)를 포함한다. 클록 입력 CLK는 펌프 캐패시터(354)의 제 1 전극에 접속된 출력을 갖는 구동기(33)의 입력에 접속된다. 제 1 다이오드는 펌프 캐패시터(354)의 제 2 전극으로부터 노드 "a"(도 3a 기준)로, 그의 역방향으로 접속된다. 제 2 다이오드(352)는 펌프 캐패시터(354)의 제 2 전극으로부터 펌프 회로의 출력(30)으로, 그의 순방향으로 접속된다. 방전 트랜지스터(356)는 출력(30)과 제 1 전원 컨덕터(10) 사이에 접속된 주 전류 채널을 갖는다. 그의 제어 전극은 입력(32)에 접속된다.
동작시에, 클록 신호가 구동기(33)의 입력에 공급된다. 임의의 적절한 클록 주파수가 이용될 수 있다. 바람직하게, 구동기(33)는 제한된 출력 회전율(slew rate)을 갖는다. 이것은 버스 컨덕터에 대한 주파수의 접속을 최소화한다. 구동기는 펌프 캐패시터(354)의 제 1 전극을, 전압차 Vs와 실질적으로 동일한 전압 스윙(swing)으로 구동하여, 제 2 전극에서의 피크 전압을 노드 "a"에서의 전압 - 제 1 다이오드(350)의 순방향 바이어스 전압 Vf1 이상의 이러한 전압차 Vs로 상승시킨다. 또한, 출력(30)에서의 전압은 제 2 다이오드(352) 양단의 전압 강하 Vf2를 포함하며, 따라서, 2Vs-Va-Vf1-Vf2로 된다. 그 결과, 제 2 NMOS 트랜지스터(27)의 게이트 소스 전압은, Vs 정도인 Vs-Va-Vf1-Vf2이다. 회로가 오프 상태로 스위칭하는 경우, 방전 트랜지스터(356)는 출력(30)을 방전하며, 제어 트랜지스터(34)는 비도전성으로 되어, 펌프 캐패시터(350)의 제 2 전극에서의 최대 전압이 강하되도록 한다.
사실상, 다이오드를 통한 전류는 매우 작기 때문에 Vf1 Vf2는 작고, Vf1+Vf2는 대략 동일하며, 그 결과, Vs와 제 2 NMOS 트랜지스터(27) 및 제 2 PMOS 트랜지스터(28) 둘다의 게이트 소스 전압 사이의 편차는 실질적으로 동일하다.
유사한 회로를 이용하여 제 1 NMOS 트랜지스터(18) 및 제 1 PMOS 트랜지스터(18)의 게이트 소스 전압을 생성함으로써, 이들 제 1 트랜지스터들의 게이트 소스 전압이 제 1 트랜지스터와 동일하도록 한다. 그러나, 정합된 온 저항을 제공하기 위해, 제 1 및 제 2 NMOS 트랜지스터(18, 27)의 게이트-소스 전압이 실질적으로 동일하고, 제 1 및 제 2 PMOS 트랜지스터(17, 28)의 게이트-소스 전압이 실질적으로 동일하면 충분하고, PMOS 및 NMOS 트랜지스터의 게이트-소스 전압이 동일할 필요는 없다. 따라서, 바람직하게, 다른 충전 펌프(charge pump)(26)에 의해 초래된 게이트-소스 전압은, 부동 전압 소스(19)에 의해 초래된 게이트 소스 전압과 실질적으로 동일하다. 따라서, 바람직하게, 충전 펌프(16)에 의해 초래된 게이트-소스 전압은, 다른 부동 전압 소스(29)에 의해 초래된 게이트 소스 전압과 실질적으로 동일하다.
본 발명은 특정 실시예에 의해 기술되었지만, 본 발명은 이들 실시예에 한정되지 않음을 이해할 것이다. 예를 들어, 본 발명으로부터 벗어나지 않고서도, 추가적인 구성 요소가, 스위칭 회로에서의 NMOS 및 PMOS 트랜지스터와 직렬로, 예를 들면, NMOS 및 PMOS 트랜지스터 사이에 포함될 수 있음을 이해할 것이다. 마찬가지로, 펌프 회로는 제 1 및 제 2 전원 컨덕터 사이에 공급된 전력으로부터 게이트 전압을 도출하는 것으로 도시되지만, 다른 회로를 이용하여, 예를 들면, 범위 밖의 공급 전압을 위한 추가적인 전원 라인과 같은 제 1 및 제 2 전원 컨덕터 사이의 범위 밖의 게이트 전압을 제공할 수 있음을 이해할 것이다. 분리된 제어 회로(13, 23)가 도시되지만, 스위칭 회로에 의한 스위칭을 상관시키는, 실제로 조합된 제어 회로를 이용할 수 있음을 이해할 것이다.
마찬가지로, 본 발명의 한 가지 중요한 응용은, 동일한 임피던스로 제 1 및 제 2 전원 전위로 끌어당겨져야 하는 제 1 및 제 2 버스 컨덕터를 갖는 버스 통신 시스템에 존재함을 알 것이다. 그러나, 본 발명은 이러한 응용에 한정되지 않으며, 예를 들면, 본 발명은 동일한 신호 컨덕터 (특히, 예측할 수 없는 전압 변동의 영향을 받기 쉬운 버스 컨덕터)를 상이한 전원 전압으로 교번적으로 끌어당기는 스위칭 회로에 적용될 수도 있다.
더욱이, 본 발명은 (예를 들면, 통상적인 이용 동안에 끌어당기고, 슬립 상태에서는 당기지 않도록(이 경우, 제어 회로(13, 23)는 슬립 상태에 관해 결정을 함)) 정보를 직접적으로 통신하지 않고서 전위를 끌어당기기 위해 스위칭 회로에 바람직하게 적용되지만, 스위칭 회로는 정보를 인가하는데 이용될 수도 있음을 이해할 것이다. 이 경우, 제어 회로 (또는 조합된 제어 회로)는 인가될 신호를 제공하는 논리 회로에 접속된다. 펌핑 회로가 이용된다면, 그것은 이러한 회로의 주파수가 (예를 들면, 훨씬 높은) 논리 신호와 간섭하지 않도록 바람직하게 보장한다.

Claims (9)

  1. 신호 컨덕터(signal conductor)(11), 전원 기준 컨덕터(power supply reference conductor)(10) 및 상기 신호 컨덕터(11)와 상기 전원 기준 컨덕터(10) 사이에 접속된 스위칭 회로를 포함하는 전자 회로에 있어서,
    상기 스위칭 회로는,
    상기 전원 기준 컨덕터(10)에 접속된 기판 배열체(100, 102)와,
    상기 기판 배열체(100, 102)상에 구현되고, 상기 전원 기준 컨덕터(10)에 접속되는 소스, 드레인 및 게이트를 구비하며, 제 1 도전성 타입을 갖는 제 1 MOS 트랜지스터(17)와,
    상기 기판 배열체(100, 102)상에 구현되고, 상기 제 1 MOS 트랜지스터(17)의 상기 드레인에 접속되는 소스, 상기 신호 컨덕터(11)에 접속되는 드레인 및 게이트를 구비하며, 상기 제 1 도전성 타입과는 반대의 제 2 도전성 타입을 갖는 제 2 MOS 트랜지스터(18)와,
    상기 제 1 MOS 트랜지스터(17)의 상기 게이트 및 상기 제 2 MOS 트랜지스터(18)의 상기 게이트 및 소스에 접속된 출력들을 가지며, "온" 상태와 "오프" 상태 사이에서 스위칭하도록 구성되고, 상기 제 1 및 제 2 MOS 트랜지스터(17, 18)의 게이트 소스 전압을 제어하여 각각 상기 제 1 및 제 2 MOS 트랜지스터(17, 18)의 채널을 도전성으로 만들고, 상기 제 1 및 제 2 트랜지스터(17, 18)의 상기 채널을 도전성으로 만들지 않는 제어 회로(13, 14, 15, 16)를 포함하는
    전자 회로.
  2. 제 1 항에 있어서,
    추가 전원 기준 컨덕터(12) 및 상기 스위칭 회로에 대해 상보적인 다른 스위칭 회로를 포함하되, 상기 다른 스위칭 회로는,
    상기 추가 전원 기준 컨덕터(12)에 접속되는 소스, 드레인 및 게이트를 구비하는, 상기 제 2 도전성 타입의 제 3 MOS 트랜지스터(27)와,
    상기 제 3 MOS 트랜지스터(27)의 상기 드레인에 접속되는 소스, 상기 신호 컨덕터(11) 또는 다른 신호 컨덕터(202)에 접속되는 드레인 및 게이트를 구비하는, 상기 제 1 도전성 타입의 제 4 MOS 트랜지스터(28)와,
    상기 제 3 MOS 트랜지스터(27)의 상기 게이트 및 상기 제 4 MOS 트랜지스터(28)의 상기 게이트 및 소스에 접속된 출력들을 가지며, 상기 제 3 및 제 4 MOS 트랜지스터(27, 28)에 게이트 소스 전압을 인가하여 각각 상기 제 3 및 제 4 MOS 트랜지스터(27, 28)를 도전성으로 만들고, 상기 제 3 및 제 4 MOS 트랜지스터를 도전성으로 만들지 않는 제어 회로(13, 16, 19, 23, 26, 29)를 포함하는 전자 회로.
  3. 제 2 항에 있어서,
    상기 제어 회로(13, 16, 19, 23, 26, 29)는 제 1의 실질적인 정합 게이트-소 스 전압을 상기 제 1 및 제 4 MOS 트랜지스터(17, 28)에 공급하고, 제 2의 실질적인 정합 게이트-소스 전압을 상기 제 2 및 제 3 MOS 트랜지스터(18, 27)에 공급하도록 구성되는 전자 회로.
  4. 제 1 항에 있어서,
    상기 제어 회로는,
    상기 전원 기준 컨덕터(10)에 대하여 제 1 극성을 갖는 전원 전압을 공급하는 전원 입력(12)―상기 제 1 도전성 타입은 상기 제 1 MOS 트랜지스터(17)의 채널이, 그의 게이트에서의 전압이 그의 소스에 대한 상기 제 1 극성과는 반대의 제 2 극성을 갖는 경우, 도전성이 되도록 함―과,
    상기 전원 전압이 공급되며, 상기 "온" 상태에서 상기 전원 기준 컨덕터(10)에 대한 상기 제 2 극성을 갖는 상기 제 1 MOS 트랜지스터의 게이트 전압을 생성하도록 구성되는 펌프 회로(16)를 포함하는 전자 회로.
  5. 제 1 항에 있어서,
    상기 제어 회로는,
    상기 전원 기준 컨덕터(10)에 대하여 제 1 극성을 갖는 전원 전압을 공급하는 전원 입력(12)―상기 제 2 도전성 타입은 상기 제 2 MOS 트랜지스터의 채널이, 그의 게이트에서의 전압이 그의 소스에 대한 상기 제 1 극성과는 반대의 제 2 극성을 갖는 경우, 도전성이 되도록 함―과,
    상기 제 2 MOS 트랜지스터의 상기 게이트 및 소스 사이에 접속된 저항 소자(15)와,
    상기 전원 입력과 상기 제 2 MOS 트랜지스터(18)의 상기 게이트 사이에 접속되어, 상기 전원 입력으로부터 상기 저항 소자(15)로, 사전결정된 상태 의존적 전류를 공급하는 전류 소스 회로(14)를 포함하는 전자 회로.
  6. 제 5 항에 있어서,
    추가 저항 소자(370), 및 입력 브랜치와 출력 브랜치를 갖는 전류 미러 회로(372, 374)를 포함하되, 상기 추가 저항 소자(370) 및 상기 입력 브랜치는 상기 전원 기준 컨덕터(10)와 상기 추가 전원 기준 컨덕터(12) 사이에 직렬로 접속되고, 상기 출력 브랜치는 상기 제 2 MOS 트랜지스터(18)의 상기 게이트에 접속되며, 상기 전류 미러의 입/출력 계수 및 상기 저항 소자(376)와 상기 추가 저항 소자(370) 사이의 저항 값들 사이의 비율은, 상기 추가 저항 소자(370)를 통한 제 1 전압 강하가 상기 저항 소자(376)를 통한 제 2 전압 강하와 실질적으로 동일하도록 하는 값을 갖는 전자 회로.
  7. 제 6 항에 있어서,
    상기 제어 회로는,
    상기 전원 전압이 공급되고, 상기 "온" 상태에서 상기 전원 기준 컨덕터에 대하여 상기 제 1 극성을 갖는 상기 제 1 MOS 트랜지스터의 게이트 전압을 생성하도록 구성되며, 접합 타입 펌핑 다이오드(350, 352)를 포함하는 펌프 회로(16)를 포함하되, 상기 전류 미러는 바이폴라 트랜지스터(372, 374)를 포함하는 전자 회로.
  8. 신호 컨덕터(200), 제 1 및 제 2 전원 컨덕터(10, 12), 상기 제 1 전원 컨덕터(10)와 상기 신호 컨덕터(200) 사이에 접속된 제 1 스위칭 회로, 상기 제 2 전원 컨덕터(12)와 상기 신호 컨덕터(200) 또는 다른 신호 컨덕터(202) 사이에 접속된 제 2 스위칭 회로를 포함하는 전자 회로에 있어서,
    상기 제 1 스위칭 회로는,
    상기 제 1 전원 컨덕터(10)에 접속되는 소스, 드레인 및 게이트를 구비한 제 1 PMOS 트랜지스터(17)와,
    상기 제 1 PMOS 트랜지스터(17)의 상기 드레인에 접속되는 소스, 상기 신호 컨덕터(11)에 접속되는 드레인 및 게이트를 구비한 제 1 NMOS 트랜지스터(18)를 포함하고,
    상기 제 2 스위칭 회로는,
    상기 제 2 전원 컨덕터(12)에 접속되는 소스, 드레인 및 게이트를 구비한 제 2 NMOS 트랜지스터(27)와,
    상기 제 2 NMOS 트랜지스터(27)의 상기 드레인에 접속되는 소스, 상기 신호 컨덕터(11) 또는 상기 다른 신호 컨덕터(202)에 접속되는 드레인 및 게이트를 구비한 제 2 PMOS 트랜지스터(28)를 포함하며,
    상기 전자 회로는,
    상기 제 1 PMOS 트랜지스터(17)의 상기 게이트, 상기 제 2 NMOS 트랜지스터(27)의 상기 게이트, 상기 제 1 NMOS 트랜지스터(18)의 상기 게이트 및 소스, 상기 제 2 PMOS 트랜지스터(28)의 상기 게이트 및 소스에 접속된 출력들을 가지며, "온" 상태와 "오프" 상태 사이에서 스위칭하도록 배열되고, 상기 제 1 및 제 2 PMOS 트랜지스터(17, 28) 및 상기 제 1 및 제 2 NMOS 트랜지스터(18, 27)의 게이트 소스 전압을 제어하여 각각 상기 제 1 및 제 2 트랜지스터들의 채널을 도전성으로 만들고, 상기 제 1 및 제 2 트랜지스터들의 채널을 도전성으로 만들지 않는 제어 회로(13, 16, 19, 23, 26, 29)를 포함하는
    전자 회로.
  9. 제 8 항에 있어서,
    상기 제어 회로(13, 16, 19, 23, 26, 29)는 제 1의 실질적인 정합 게이트-소 스 전압을 상기 제 1 및 제 2 PMOS 트랜지스터(17, 28)에 공급하고, 제 2의 실질적인 정합 게이트-소스 전압을 상기 제 1 및 제 2 NMOS 트랜지스터(18, 27)에 공급하도록 구성되는 전자 회로.
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