KR101035147B1

KR101035147B1 - 반도체 집적회로 장치

Info

Publication number: KR101035147B1
Application number: KR1020040013110A
Authority: KR
Inventors: 니시카와노부히로; 이노우에고이치
Original assignee: 로무 가부시키가이샤
Priority date: 2003-02-27
Filing date: 2004-02-26
Publication date: 2011-05-17
Also published as: TW200428654A; US20040169237A1; JP4166103B2; JP2004260052A; KR20040077510A; US6967378B2; CN1525644A; CN1254916C

Abstract

반도체 집적회로 장치는 MOS 트랜지스터 M1의 기생 다이오드 Dx1로 인한 역전류를 방지하기 위하여 기생 다이오드 Dx2를 포함하는 MOS 트랜지스터 M2를 구비한다. 또한, 상기 반도체 집적회로 장치는 역바이어스 상태에서 MOS 트랜지스터 M2를 오프(OFF)로 하는 전압 설정 회로(1)와, 역바이어스 상태에서 전압 설정 회로(1)를 통하여 역전류가 흐르는 것을 방지하는 역전류 방지 소자(2)를 추가로 구비한다. 정상 동작시에는 MOS 트랜지스터 M2의 내압 범위내에 있는 직류 전압이 MOS 트랜지스터 M2의 도전 단자(6y)에 인가된 전압에 따라 트랜지스터의 게이트에 공급된다.

Description

반도체 집적회로 장치 {SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

도 1은 본 발명의 반도체 집적회로 장치의 구성을 나타내는 블록 회로도.

도 2는 도 1의 회로 구성의 예를 상세하게 나타내는 회로도.

도 3은 DMOS 구조의 MOS 트랜지스터의 구성을 나타내는 단면도.

도 4(a)∼도 4(c)는 종래의 반도체 집적회로 장치의 구조 및 구성을 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 전압 설정 회로 2 : 역전류 방지 소자

본 발명은 M0S 트랜지스터를 사용하는 반도체 집적회로 장치에 관한 것으로, 특히 M0S 트랜지스터에 있어서 역전류의 발생을 방지하도록 구성된 반도체 집적회로 장치에 관한 것이다.

반도체 집적회로 장치에 있어서, 도 4(a)에 도시된 바와 같이 P형 확산층과 백게이트에 전원 전압 Vdd가 인가된 P채널 M0S 트랜지스터 M1이 설치된 것이 있다. 도 4(b)에 도시된 바와 같이, 상기 MOS 트랜지스터 M1은 P형 확산층(11, 12)과, 백 게이트의 기능을 행하는 N형 확산층(14)과, 상기 층 사이에 설치된 절연막(13)을 통해 N형 웰층(10)의 표면에 형성된 게이트를 구비한다. 여기서, P형 확산층(11)과, N형 웰층(10)과, N형 확산층(14), 즉 백게이트는 기생 다이오드 Dx의 기능을 행하는 PN 접합을 형성한다.

따라서, M0S 트랜지스터 M1가 역바이어스된 경우, P형 확산층(11)에서부터 기생 다이오드 Dx를 통해 P형 확산층(12) 및 N형 확산층(14)까지 역전류가 흐른다. 도 4(c)에 도시된 바와 같이, 상기와 같은 역전류의 발생을 막기 위해서, MOS 트랜지스터 M1의 P형 확산층(12) 및 백게이트에서부터 전원 전압 Vdd까지의 사이에 전원 전압 Vdd가 애노드(anode)에 인가된 다이오드 Da를 설치하기도 한다. 그러나, 이와 같이 역전류 방지용으로 상기 다이오드를 설치하는 것은 전압 손실을 발생시키는 문제가 있다.

상술된 역전류 방지 다이오드에 의해 전압 손실이 발생되는 일 없이 역전류를 방지하는 출력단 회로가 종래 기술로서 제안되어 있다(일본 특개평 H10-341141호 공보). 상기 공보에 개시된 출력단 회로에서, P채널 M0S 트랜지스터의 소스 및 백게이트에서부터 전원 전압까지의 사이에 스위치를 설치함에 따라, 전원 전압 감시 회로가 전원 전압의 저하를 인지하는 경우 스위치를 오프(OFF)로 함으로써 역전류를 방지한다.

그러나, 일본 특개평 H10-341141호 공보에 따른 역전류 방지용으로 설치된 전원 전압 감시 회로는 인버터 또는 NAND 게이트로 구성되고, 이에 따라 통상 동작을 행할 때는 스위치 기능을 행하는 P채널 M0S 트랜지스터는 트랜지스터의 게이트에서 전원 전압 감시 회로로부터의 접지 전압이 인가됨으로써 온(ON)으로 유지된다. 즉, 스위치로 사용되는 P채널 M0S 트랜지스터는 트랜지스터의 게이트에서 접지 전압이 지속적으로 인가됨으로써, 이는 스위치로 사용된 P채널 M0S 트랜지스터에 내압 파괴가 초래되기 쉬운 구성으로 되어 있다. 따라서, 이와 같은 내압 파괴를 방지하기 위해서는 전원 전압 Vdd를 내압 전압보다 낮게 설정할 필요가 있으며, 이에 따라 상기 구성의 응용 분야가 제한된다.

이와 같은 문제점을 감안하여, 본 발명은 전원 전압의 사용 범위를 확대하여도 내압 파괴를 방지할 수 있는 반도체 집적회로 장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 반도체 집적 회로 장치는: 제1 백게이트 영역, 제1 도전 영역 및 제2 도전 영역을 구비하고, 이 제1 백게이트 영역과 이 제1 도전 영역이 접속된 제1 M0S 트랜지스터; 제2 백게이트 영역, 제3 도전 영역 및 제4 도전 영역을 구비하고, 상기 제1 M0S 트랜지스터의 상기 제1 백게이트 영역과 상기 제1 도전 영역에 제2 백게이트 영역과 제3 도전 영역이 접속되고, 제4 도전 영역에 제1 직류 전압이 인가되는 제2 MOS 트랜지스터; 이 제2 MOS 트랜지스터의 게이트에 공급되는 제2 직류 전압을 설정하는 전압 설정 회로; 및 상기 제1 직류 전압 또는 상기 제1 직류 전압으로부터 생성된 제3 직류 전압이 인가되고, 상기 전압 설정 회로에 접속되어 상기 전압 설정 회로를 통하여 흐르는 역전류를 저지하는 역전류 방지 소자를 구비한다. 여기서, 상기 전압 설정 회로는 상기 제1 직류 전압 또는 제3 직류 전압에 따라 상기 제2 MOS 트랜지스터의 내압 범위내에서 제2 직류 전압을 생성한다.

상기 구성에 있어서, 역바이어스된 상태에서 상기 역전류 방지 소자는 상기 전압 설정 회로를 통하여 역전류가 흐르는 것을 저지하고, 상기 전압 설정 회로는 상기 제2 MOS 트랜지스터의 구동 범위내의 전압을 출력하지 않고, 상기 제2 MOS 트랜지스터가 오프로 되도로 한다. 또한, 상기 제2 직류 전압이 상기 제2 MOS 트랜지스터의 내압 범위내로 되도록 조정된다. 이에 따라, 상기 제2 직류 전압은 상기 제2 MOS 트랜지스터에 인가되는 전압에 따른 전압으로 되고, 상기 제2 MOS 트랜지스터의 내압 파괴를 방지할 수 있다.

또한, 본 발명의 다른 일면에 따라, 반도체 집적회로 장치는: 백게이트와 제1 P형 확산층이 접속된 P채널 제1 M0S 트랜지스터; 상기 제1 M0S 트랜지스터의 백게이트와 제1 P형 확산층에 백게이트 및 제3 P형 확산층이 접속되고, 제4 P형 확산층에 제1 직류 전압이 인가되는 P채널 제2 MOS 트랜지스터; 한 단부가 접지되고 생성된 분압 전압을 상기 제2 MOS 트랜지스터의 게이트에 제2 직류 전압으로서 공급하는 분압 저항 회로; 및 상기 제1 직류 전압 또는 상기 제1 직류 전압으로부터 생성된 제3 직류 전압이 애노드에 인가되고, 캐소드가 상기 분압 저항 회로의 다른 단부에 접속되는 다이오드를 구비한다. 여기서, 상기 분압 저항 회로로부터의 상기 제2 직류 전압을 상기 제1 직류 전압 또는 상기 제3 직류 전압에 따라 상기 제2 MOS 트랜지스터의 내압 범위내로 한다.

본 발명의 실시형태에 대해 도면을 참조하여 이하에 설명한다. 도 1은 본 발명을 이용한 반도체 집적회로 장치의 내부 구성을 나타내는 회로 블록도이다.

도 1에 도시된 반도체 집적회로 장치는 DMOS 구조의 P채널 MOS 트랜지스터 M1; 출력 단자가 M0S 트랜지스터 Ml의 게이트에 접속된 연산 증폭기 A; 도전 단자(7y) 및 백게이트가 MOS 트랜지스터 M1의 도전 단자(7x) 및 백게이트에 접속된 MOS 트랜지스터 M2; MOS 트랜지스터 M2의 게이트에 소정의 전압 Vx를 인가하는 전압 설정 회로(1); 전압 설정 회로(1)로부터의 역전류를 방지하는 역전류 방지 소자(2)를 구비한다. 상기 MOS 트랜지스터 M1의 다른 도전 단자(6x)에 나타나는 전압을 출력 전압으로서 외부의 부하에 공급한다.

전원 전압 Vdd는 역전류 방지 소자(2) 및 MOS 트랜지스터 M2의 다른 도전 단자(6y)에 공급된다. 연산 증폭기 A는 비반전 입력 단자가 MOS 트랜지스터 M1의 도전 단자(6x)에 접속되고, 반전 입력단자에 전압 Vref이 인가된다. M0S 트랜지스터 M1에서 기생 다이오드 Dx1이 도전 단자(6x)에서부터 백게이트까지 형성되고, MOS 트랜지스터 M2에서 기생 다이오드 Dx2가 도전 단자(6y)에서부터 백게이트까지 형성된다. 상기 기생 다이오드 Dx1, Dx2는 다이오드의 캐소드 끼리가 접속된 상태로 된다. MOS 트랜지스터 M1을 DMOS 구조로 한 이유는 전원 전압 Vdd가 비교적 높은 내압을 필요로 하기 때문이다. 전원 전압 Vdd가 높지 않은 경우는 통상의 P채널 MOS 트랜지스터를 대신 사용할 수도 있다.

이와 같은 반도체 집적회로 장치에 있어서, 도 2에 도시된 바와 같이 역전류 방지 소자(2)는 전원 전압 Vdd가 애노드에 인가된 다이오드 D1로 구성하고, 전압 설정 회로(1)는 분압 저항 Rl, R2로 구성한다. 여기서, 전압 설정 회로(1)에서 저항 R1의 한 단부가 접지되고, 저항 R2의 한 단부가 다이오드 D1의 캐소드에 접속되고, 저항 Rl, R2 사이의 노드가 MOS 트랜지스터 M2의 게이트에 접속된다.

MOS 트랜지스터 Ml, M2는 각각 도 3의 단면도에 도시된 바와 같은 DMOS 구조의 MOS 트랜지스터이다. 즉, MOS 트랜지스터 Ml은 P형 반도체 기판(4)상에 형성된 N형 웰층(5)에 형성된 P형 확산층(6a)(도 1 및 도 2의 도전 단자(6x)에 상당함) 및 N형 웰층(5)에 형성된 동일한 P형 확산층(7a, 7b)(도 1 및 도 2의 도전 단자(7x)에 상당함)을 구비한다. 게이트는 P형 확산층(6a, 7a) 사이에 설치된 N형 웰층(5) 표면의 일부를 커버하도록 절연막(8)을 통하여 형성된다. 또한, P형 확산층(7a, 7b) 사이에 상기 P형 확산층(7a, 7b)과 전기적으로 접속되며 백게이트 기능을 행하는 N형 확산층이 형성된다. 이와 같은 구성에서, P형 확산층(7a, 7b)은 동일한 층에 형성되고, 백게이트 기능을 행하는 N형 확산층(9a)을 감싸는 방식으로 형성된다.

또한, MOS 트랜지스터 M2는 N형 웰층(5)에 구성된 P형 확산층(6b)(도 1 및 도 2의 도전 단자(6y)에 상당함) 및 P형 확산층(7c, 7d)(도 1 및 도 2의 도전 단자(7y)에 상당함)을 구비한다. 게이트는 P형 확산층(6b, 7c) 사이에 설치된 N형 웰층(5) 표면의 일부를 커버하도록 절연막(8)을 통하여 형성된다. 또한, P형 확산층(7c, 7d) 사이에, P형 확산층(7c, 7d)과 전기적으로 접속되며, 백게이트 기능을 행하는 N형 확산층(9b)가 형성된다. 이와 같은 구성에서, P형 확산층(7c, 7d)은 동일한 층에 형성되고, 백게이트 기능을 행하는 N형 확산층(9b)을 감싸는 방식으로 형성된다. 또한, P형 확산층(7b, 7d)이 반드시 동일한 층으로 형성될 필요는 없다.

상술된 바와 같이 구성된 반도체 집적회로 장치가 정상적으로 동작하는 경우, M0S 트랜지스터 M2는 게이트에서 전압 설정 회로(1)로부터의 전압 Vx이 인가되고 이에 따라 온으로 된다. 여기서, 전압 설정 회로(1)는 전원 전압 Vdd와 전압 Vx의 전위차가 MOS 트랜지스터 M2의 게이트 및 도전 단자(7y) 사이의 임계 전압 Vth보다 크고 동시에, MOS 트랜지스터 M2의 내압 파괴 전압 VB보다 작도록 조정되어 분압 전압으로서 전압 Vx를 생성하도록 하는 저항 Rl, R2의 저항값을 갖는다. 즉, 분압 전압 Vx는 O

Vx

Vdd-Vth 및 Vdd-Vx

VB의 관계식을 만족하도록 조정된다.

이같은 방식으로, MOS 트랜지스터 M2가 온으로 된 경우, MOS 트랜지스터 M1은 도전 단자(7x) 및 백게이트에서 전원 전압 Vdd보다 낮은 전압이 MOS 트랜지스터 M2의 온-상태 저항에 의한 전압 강하분만큼 인가된다. 또한, MOS 트랜지스터 M1은 연산 증폭기 A에 의하여 제어되어, MOS 트랜지스터 M1의 도전 단자(6x)에 나타나는 전압을 출력 전압으로서 출력한다. 또한, 연산 증폭기 A는 MOS 트랜지스터 M1의 도전 단자(6x)에 나타나는 전압을 기준 전압 Vref와 비교하여, 상기 MOS 트랜지스터 M1의 도전 단자(6x)에 나타나는 전압이 일정하도록 M0S 트랜지스터 M1의 게이트 전압을 제어한다.

여기서, MOS 트랜지스터 M2의 온-상태 저항을 0.1[Ω]보다 낮도록 설정함으로써, MOS 트랜지스터 M2를 통하여 5[A]와 같은 큰 전류가 흐르는 경우에도, 이 전압 강하는 도 4(a)에 도시된 다이오드 Da에 의한 전압 강하 0.7[V]보다 낮은 0.5[V]로 감소될 수 있다.

상술된 바와 같이 구성된 반도체 집적회로 장치가 오류가 생겨서 역바이어스 되고, 전원 전압 Vdd가 접지 전압보다 낮아지는 경우, 우선 역전류 방지 소자(2) 기능을 행하는 다이오드 D1이 전류가 흐르지 않게 하며, 이에 따라 전류가 접지 전압으로부터 설정 회로(1)로 유입되는 것이 방지된다. 따라서, 접지 전압은 저항 Rl, R2 사이의 노드에서 나타나고, 상기 접지 전압은 전압 설정 회로(1)의 출력 전압 Vx로서 M0S 트랜지스터 M2의 게이트에 공급된다.

이 때, 역바이어스 상태로 인해 접지 전압보다 낮은 전압으로 된 전원 전압 Vdd는 MOS 트랜지스터 M2의 도전 단자(6y)에도 인가된다. 이에 따라, MOS 트랜지스터 Ml, M2는 오프 상태 그대로 된다. 이 때, 기생 다이오드 Dx1이 MOS 트랜지스터 M1에 형성되어 있으나, MOS 트랜지스터 M2에 형성된 기생 다이오드 Dx2는 전류가 MOS 트랜지스터 M2의 도전 단자(7y) 및 백게이트로부터 도전 단자(6y)로 흐르는 것을 방지한다. 따라서, 기생 다이오드 Dx1을 통하여 흐르는 역전류가 방지된다.

이같은 구성에서, MOS 트랜지스터 M2를 동작시킨 경우, 상기 게이트에 인가된 전압을 MOS 트랜지스터 M2의 도전 단자(6y)에 인가된 전원 전압에 따라 전압 설정 회로(1)를 이용하여 조정함으로써 MOS 트랜지스터 M2가 내압 파괴되지 않도록 한다. 즉, 상기 전압 설정 회로(1)는 M0S 트랜지스터 M2의 도전 단자(6y)에 인가된 전원 전압이 높아지거나 또는 낮아짐에 따라 각각 높아지고 낮아지는 방식으로 M0S 트랜지스터 M2의 게이트에 공급된 전압을 조정한다.

본 실시형태에서, 역전류 방지 소자(2)에 인가된 전압과 MOS 트랜지스터 M2의 도전 단자(6y)에 인가된 전압을 전압치 Vdd로 동일하게 하였다. 그러나, 동일한 전원 전압일 필요는 없다; 즉, 상이한 전압이 역전류 방지 소자(2) 및 MOS 트랜지스터 M2의 도전 단자(6y)에 인가될 수 있다. 예컨데 단일 전원 전압 Vdd이 인가된 후 이를 상이한 전압 Vddl, Vdd2로 변압하여 역전류 방지 소자(2)의 애노드측 및 MOS 트랜지스터 M2의 도전 단자(6y) 각각에 공급하는 레귤레이터를 설치해도 된다. 역전류 방지 소자(2)는 복수의 다이오드, 또는 다이오드-접속된 트랜지스터로 구성될 수도 있다. 또한, MOS 트랜지스터 M1로서 P채널 MOS 트랜지스터를 이용하는 대신에 N채널 MOS 트랜지스터를 사용하여도 동일한 회로 구성을 실현할 수 있다.

본 발명에 의하면, 역바이어스 상태에서, 제1 M0S 트랜지스터에 형성된 기생 다이오드에 의한 역전류는 제2 MOS 트랜지스터에 형성된 기생 다이오드에 의하여 방지될 수 있다. 또한, 역바이어스 상태에서, 역전류 방지 소자는 전압 설정 회로를 통하여 역전류를 방지할 수 있다. 이에 따라, 제2 MOS 트랜지스터를 오프로 하여, 반도체 집적회로 장치의 동작에 역전류가 흐르는 것을 방지할 수 있다. 또한, 전압 설정 회로는 제2 MOS 트랜지스터의 내압 범위내에 있는 제2 직류 전압을 제2 MOS 트랜지스터에 공급한다. 이에 따라, 제1 및 제2 MOS 트랜지스터의 내압 파괴를 방지할 수 있다. 또한, 상기 제2 직류 전압은 전원 전압에 따라 조정할 수 있으므로, 전원 전압의 레벨과는 관계없이 제1 및 제2 MOS 트랜지스터의 내압 파괴를 방지할 수 있다.

Claims

제1 백게이트 영역, 제1 도전 영역 및 제2 도전 영역을 구비하고, 상기 제1 백게이트 영역과 상기 제1 도전 영역이 접속된 제1 M0S 트랜지스터;

상기 제1 MOS 트랜지스터와 동일 극성이고, 제2 백게이트 영역, 제3 도전 영역 및 제4 도전 영역을 구비하고, 상기 제2 백게이트 영역과 제3 도전 영역이 상기 제1 M0S 트랜지스터의 상기 제1 백게이트 영역과 상기 제1 도전 영역에 접속되고, 상기 제4 도전 영역에 제1 직류 전압이 인가되는 제2 MOS 트랜지스터;

상기 제2 MOS 트랜지스터의 게이트에 공급되는 제2 직류 전압을 설정하는 전압 설정 회로; 및

상기 제1 직류 전압 또는 상기 제1 직류 전압으로부터 생성된 제3 직류 전압이 인가되고, 상기 전압 설정 회로에 접속되어 상기 전압 설정 회로를 통하여 흐르는 역전류를 저지하는 역전류 방지 소자;

상기 제1 MOS 트랜지스터의 제2 도전 영역에서의 전압과 기준 전압을 비교하여 얻은 값을 상기 제1 MOS 트랜지스터의 게이트에 출력하는 귀환 회로를 구비하고,

상기 전압 설정 회로는 상기 제1 직류 전압 또는 제3 직류 전압에 따라 상기 제2 MOS 트랜지스터의 내압 범위내에서 상기 제2 직류 전압을 생성하고,

상기 제1 MOS 트랜지스터의 제2 도전 영역에 부하가 접속되고,

상기 제1 MOS 트랜지스터의 제1 백게이트 영역과 제2 도전 영역의 사이에 제1 기생 다이오드가 형성되고, 상기 제2 MOS 트랜지스터의 제2 백게이트 영역과 제4 도전 영역의 사이에 제2 기생 다이오드가 형성되는 반도체 집적회로 장치.
청구항 1에 있어서,

상기 역전류 방지 소자가 다이오드인 반도체 집적회로 장치.
청구항 1에 있어서,

상기 전압 설정 회로가 분압 저항으로 구성되는 반도체 집적회로 장치.
백게이트와 제1 P형 확산층과 제2 P형 확산층을 구비하고, 상기 백게이트와 상기 제1 P형 확산층이 접속된 P채널형 제1 M0S 트랜지스터;

상기 제1 M0S 트랜지스터의 백게이트 및 제1 P형 확산층에 백게이트 및 제3 P형 확산층이 접속되고, 제4 P형 확산층에 제1 직류 전압이 인가되는 P채널형 제2 MOS 트랜지스터;

한 단부가 접지되고, 생성된 분압 전압을 상기 제2 MOS 트랜지스터의 게이트에 제2 직류 전압으로서 공급하는 분압 저항 회로;

상기 제1 직류 전압 또는 상기 제1 직류 전압으로부터 생성된 제3 직류 전압이 애노드에 인가되고, 캐소드가 상기 분압 저항 회로의 다른 단부에 접속되는 다이오드; 및

상기 제1 MOS 트랜지스터의 상기 제2 P형 확산층의 전압이 비반전 입력 단자에 입력되고, 상기 제2 P형 확산층의 전압과 반전 입력 단자에 입력된 기준 전압을 비교한 값을 상기 제1 MOS 트랜지스터의 게이트에 출력하는 연산 증폭기를 구비하고,

상기 분압 저항 회로로부터의 상기 제2 직류 전압을, 상기 제1 직류 전압 또는 상기 제3 직류 전압에 따라 상기 제2 MOS 트랜지스터의 내압 범위내로 하고,

상기 제1 MOS 트랜지스터의 제2 P형 확산층에는 부하가 접속되고,

상기 제1 트랜지스터의 백게이트와 제2 P형 확산층의 사이에 제1 기생 다이오드가 형성되고, 상기 제2 MOS 트랜지스터의 백게이트와 제4 P형 확산층의 사이에 제2 기생 다이오드가 형성되는 반도체 집적회로 장치.
청구항 4에 있어서,

상기 제1 MOS 트랜지스터의 제2 P형 확산층에 접속되는 정전류원을 더 구비하는 반도체 집적회로 장치.
청구항 4에 있어서,

상기 제2 MOS 트랜지스터의 내압 전압을 VB, 상기 제2 MOS 트랜지스터의 게이트와 상기 제3 P형 확산층 사이의 임계 전압을 Vth, 상기 제1 직류 전압을 Vdd, 상기 다이오드에 전류가 흐르는 통상 동작 시간시의 상기 제 2 직류 전압을 Vx로 할 때,

그 관계가, Vdd-VB < Vx < Vdd-Vth가 되는 반도체 집적회로 장치.
청구항 4 내지 청구항 6 중 어느 한 항에 있어서,

상기 제2 MOS 트랜지스터의 온 저항을 작게 하여, 상기 제2 MOS 트랜지스터에 의한 전압강하를 0.7V 보다도 작게 하는 반도체 집적회로 장치.