KR20070027190A - 스페이서 기판을 갖는 적층 패키지 - Google Patents

스페이서 기판을 갖는 적층 패키지 Download PDF

Info

Publication number
KR20070027190A
KR20070027190A KR1020050082558A KR20050082558A KR20070027190A KR 20070027190 A KR20070027190 A KR 20070027190A KR 1020050082558 A KR1020050082558 A KR 1020050082558A KR 20050082558 A KR20050082558 A KR 20050082558A KR 20070027190 A KR20070027190 A KR 20070027190A
Authority
KR
South Korea
Prior art keywords
package
substrate
wiring board
window
center
Prior art date
Application number
KR1020050082558A
Other languages
English (en)
Inventor
정성훈
이왕주
신동길
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050082558A priority Critical patent/KR20070027190A/ko
Publication of KR20070027190A publication Critical patent/KR20070027190A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 스페이서 기판(spacer substrate)을 매개로 보드 온 칩(Board On Chip; BOC) 패키지들이 3차원으로 적층된 적층 패키지에 관한 것이다. 종래에는 상하 패키지 사이의 접촉이나 점착으로 인하여 경질의 반도체 칩이 소프트한 수지 봉합부에 기계적인 스트레스를 작용하여 수지 봉합부에 내장된 본딩 와이어가 손상되는 문제가 발생되었다.
본 발명은 상기한 문제점을 해결하기 위해서, 하부 패키지의 배선기판 상부면에 연결 볼을 매개로 스페이서 기판이 접합되고, 스페이서 기판의 상부면에 상부 패키지의 솔더 볼이 접합된 구조를 가지며, 스페이서 기판의 중심 부분에 상부 패키지의 수지 봉합부에 대응되게 개방부가 형성된 스페이서 기판을 갖는 적층 패키지를 제공한다.
본 발명에 따르면, 개방부를 갖는 스페이서 기판으로 인하여 솔더 볼의 크기를 증가시키지 않더라도 하부 패키지의 반도체 칩과 상부 패키지의 수지 봉합부 사이의 간격을 충분히 확보할 수 있기 때문에, 하부 패키지의 반도체 칩과 상부 패키지의 수지 봉합부 사이에 기계적인 스트레스를 작용하는 것을 방지할 수 있다. 아울러 솔더 접합 공정을 진행할 때 플럭스가 모세관 현상에 의해 스페이서 기판을 타고 침투하더라도 개방부에 막혀 수지 봉합부가 형성된 영역까지 침투하는 것을 방지할 수 있다.
스페이서 기판, 적층, 비오씨(BOC), 솔더, 솔더 볼

Description

스페이서 기판을 갖는 적층 패키지{Stack package comprising spacer substrate}
도 1은 종래기술에 따른 보드 온 칩 패키지들을 적층한 적층 패키지를 보여주는 단면도이다.
도 2 및 도 3은 수지 봉합부에 작용하는 기계적인 스트레스로 인한 와이어 손상이 발생되는 상태를 보여주는 단면도들이다.
도 4는 본 발명의 실시예에 따른 스페이서 기판을 갖는 적층 패키지를 보여주는 분해 사시도이다.
도 5는 도 4의 적층 패키지의 단면도이다.
* 도면의 주요 부분에 대한 설명 *
110 : BOC 패키지 120 : 배선기판
121 : 상부면 123 : 하부면
125 : 창 130 : 반도체 칩
131 : 센터 패드 140 : 본딩 와이어
150 : 수지 봉합부 151 : 제 1 봉합부
160 : 솔더 볼 170 : 스페이서
171 : 기판 몸체 172 : 개방부
173 : 연결 볼 180 : 방열판
182 : 열방출 볼 200 : 적층 패키지
본 발명은 적층 패키지에 관한 것으로, 더욱 상세하게는 보드 온 칩 패키지들 사이에 스페이서 기판이 개재된 적층 패키지에 관한 것이다.
오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화 되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 설정을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 기술이며, 이에 따라 근래에 개발된 패키지 중의 하나가 칩 스케일 패키지(Chip Scale Package; CSP)라 할 수 있다. 칩 스케일 패키지는 반도체 칩 크기 수준의 소형화된 반도체 패키지를 제공한다.
반도체 패키지의 소형화와 더불어 대용량화도 요구하고 있다. 하지만 반도체 칩의 용량을 증대시키기 위해서는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 제조해 넣는 기술이 요구되는 데, 이와 같은 기술은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근에 현재 개발된 반도체 칩 또는 반도체 패키지를 이용하여 고집화를 구현할 수 있는 방법 예컨대, 반도체 칩을 3차원으로 적층한 적층 칩 패키지(stack chip package)나 반도체 패키지를 3차원으로 적층한 적층 패키지(stack package)에 대한 연구가 활발 히 진행되고 있다.
복수개의 반도체 칩을 3차원으로 적층하여 제조된 3차원 적층 칩 패키지는 고집적화를 이룰 수 있는 동시에 반도체 제품의 경박단소화에 대한 대응성도 뛰어나지만, 적층된 반도체 칩들에 대한 신뢰성 확보가 되지 않을 경우 수율이 떨어지는 문제점을 안고 있다. 즉, 적층된 반도체 칩 중에서 하나라도 불량인 반도체 칩이 포함될 경우 불량 처리되며, 수리작업이 불가능하다.
반면에 복수개의 단위 패키지를 3차원으로 적층하여 제조된 3차원 적층 패키지는 적층 칩 패키지에 비해서 두께가 두꺼운 문제점은 있지만, 고집적화를 이룰 수 있고, 신뢰성 검사가 완료된 단위 패키지를 사용함으로써 3차원으로 적층한 적층 패키지의 수율이 떨어지는 문제점을 극복할 수 있다. 그리고 단위 패키지로서 박형의 단위 패키지를 적용함으로써, 적층 패키지의 두께 증가를 최소화할 수 있다.
단위 패키지로서 보드 온 칩(Board On Chip; BOC) 패키지를 사용한 종래기술에 따른 적층 패키지가 도 1에 도시되어 있다. 도 1을 참조하면, 종래기술에 따른 적층 패키지(100)는 두 개의 BOC 패키지(10)가 3차원으로 적층된 구조를 갖는다. 이때 상대적으로 아래쪽에 위치하는 BOC 패키지(10a)를 하부 패키지라 하고, 상대적으로 위쪽에 위치하는 BOC 패키지(10b)를 상부 패키지라 한다.
BOC 패키지(10)는 배선기판의 상부면(21)에 반도체 칩(30)이 실장되고, 배선기판 하부면(23)의 가장자리 부분에 솔더 볼(60)이 형성된 팬-아웃(fan-out) 타입의 반도체 패키지이다. 즉 BOC 패키지(10)는 배선기판(20)의 중심 부분에 형성된 창(25; window)에 반도체 칩의 센터 패드(31)가 노출되게 배선기판의 상부면(21)에 반도체 칩(30)의 활성면이 부착된 구조를 갖는다. 배선기판의 창(25)을 통하여 센터 패드(31)와 배선기판(20)은 본딩 와이어(40)로 연결된다. 창(25)에 노출된 센터 패드(31)와 본딩 와이어(40)는 배선기판의 하부면(23)에 연질의 실리콘 계열의 성형 수지로 형성된 수지 봉합부(50)에 의해 보호된다. 그리고 수지 봉합부(50) 외측의 배선기판 하부면(23)에 외부접속용 솔더 볼들(60)이 형성되어 있다.
이때 배선기판의 상부면(21)에 부착된 반도체 칩(30)은 외부에 노출되어 있으며, 솔더 볼(60)은 모기판 또는 다른 BOC 패키지에 적층할 수 있도록 수지 봉합부(50)보다는 높게 형성된다.
이와 같은 BOC 패키지(10)의 적층은 솔더 볼(60)을 이용한 솔더 접합 공정에 의해 이루어진다. 즉 상부 패키지의 솔더 볼(60)에 플럭스를 도포한 상태에서 하부 패키지의 배선기판(20)에 상부 패키지의 솔더 볼(60)이 위치할 수 있도록 탑재한 후, 상부 패키지의 솔더 볼(60)을 용융시켜 하부 패키지의 배선기판(20)에 접합시키게 된다.
그리고 적층 패키지(100)의 두께를 최소화하기 위해서, 하부 패키지의 반도체 칩(30)에 근접하게 상부 패키지의 수지 봉합부(50)가 위치할 수 있도록 BOC 패키지들(10)이 적층된다.
그런데 BOC 패키지(10) 적층을 위한 솔더 접합 공정과 적층 패키지(100)를 제조한 이후에 진행되는 신뢰성 테스트 공정에서 상부 패키지의 수지 봉합부(50)에 작용하는 기계적인 스트레스에 의해 연질의 수지 봉합부(50)에 내장된 본딩 와이어 (40)가 손상될 수 있다.
먼저 도 2에 도시된 바와 같이, 솔더 접합 공정에서, 고상의 솔더 볼(60)이 용융되면서 솔더의 표면장력으로 인하여 하부 패키지(10a)와 상부 패키지(10b)를 강하게 당기게 된다. 이때 하부 패키지의 반도체 칩(30)이 상부 패키지의 수지 봉합부(50)를 가압하기 때문에, 수지 봉합부(50)에 내장된 본딩 와이어(40)에 기계적인 스트레스가 작용하여 본딩 와이어(40)가 손상될 수 있다. 특히 반도체 칩(30)의 배면에 수지 봉합부(50) 표면 전체가 밀착되면서 본딩 와이어(40)가 내장된 수지 봉합부(50) 부분에 가압력이 작용하기 때문에, 본딩 와이어(40)가 손상되는 것이다.
그리고 도 3에 도시된 바와 같이, 상부 패키지의 솔더 볼(60)에 도포되는 플럭스(62)는 솔더 접합 공정을 진행할 때 모세관 현상에 의해 하부 패키지(10a)와 상부 패키지(10b)의 계면으로 퍼져서 하부 패키지의 반도체 칩(30)과 상부 패키지의 수지 봉합부(50) 사이에 모이게 된다. 플럭스(62)는 점착력을 갖고 있으며, 특히 지용성의 경우 상당히 큰 점착력을 갖고 있다. 따라서 용융된 솔더 볼(60)이 고상으로 변하면서 수축될 때, 하부 패키지(10a)와 상부 패키지(10b) 사이가 일정 간격으로 벌어지게 되는데, 이때 반도체 칩(30)과 수지 봉합부(50) 사이에 개재된 플럭스(62)가 수지 봉합부(50)를 아래로 당기게 된다. 이에 따라 수지 봉합부(50)에 내장된 본딩 와이어(40)에 인장력이 작용하기 때문에, 본딩 와이어(40)가 손상될 수 있다.
또한 적층 패키지(100)가 제조된 이후에 진행되는 열과 습기를 가하는 신뢰 성 테스트에서, 적층된 BOC 패키지들(10)이 수축과 팽창을 반복하면서 하부 패키지의 반도체 칩(30)이 상부 패키지의 수지 봉합부(50)에 기계적인 스트레스를 반복적으로 작용함으로써, 수지 봉합부(50)에 내장된 본딩 와이어(40)가 손상될 수 있다.
이와 같은 문제점을 해소하기 위해서, 솔더 볼의 크기를 키워 하부 패키지의 반도체 칩과 상부 패키지의 수지 봉합부 사이에 충분한 간격을 유지하도록 하는 방법이 사용되고 있다. 하지만, 솔더 볼의 크기가 커질 경우, 솔더 볼 사이의 피치가 줄어들어 솔더 볼 쇼트(short)가 발생될 수 있다.
따라서, 본 발명의 목적은 솔더 볼의 크기를 증가시키지 않더라도 상하부 패키지 사이의 간격을 확보하여 상하부 패키지 사이에 기계적인 스트레스가 작용하는 것을 억제할 수 있도록 하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 BOC 패키지에 스페이서 기판(spacer substrate)이 개재된 적층 패키지를 제공한다. BOC 패키지들은 중심 부분에 길게 창이 형성된 배선기판과, 창에 센터 패드들이 노출되게 배선기판의 상부면에 접착되는 반도체 칩과, 창을 통하여 센터 패드와 배선기판을 전기적으로 연결하는 본딩 와이어와, 창을 중심으로 배선기판의 하부면의 중심 부분을 봉합하여 창에 노출된 센터 패드들과 본딩 와이어를 보호하는 수지 봉합부와, 수지 봉합부 외측의 배선기판의 하부면에 형성된 솔더 볼을 갖는다. 그리고 스페이서 기판은 BOC 패키지들 사이에 개재되며 중심 부분에 상부 패키지의 수지 봉합부에 대응되게 개방부 가 형성된 기판 몸체와, 솔더 볼에 대응되는 기판 몸체의 하부면에 형성되어 하부 패키지의 배선기판에 접합되며, 하부 패키지의 반도체 칩의 두께보다는 큰 복수 개의 연결 볼을 포함한다.
본 발명에 따른 적층 패키지에 있어서, 연결 볼은 솔더 볼이며, 보드 온 칩 패키지의 솔더 볼과 동일한 크기를 갖는다.
그리고 본 발명에 따른 적층 패키지는 최상부 패키지의 배선기판 상부면에 열방출 볼들을 매개로 접합되는 방열판을 더 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 4는 본 발명의 실시예에 따른 스페이서 기판(170)을 갖는 적층 패키지(200)를 보여주는 분해 사시도이다. 도 5는 도 4의 적층 패키지(200)의 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 실시예에 따른 적층 패키지(200)는 BOC 패키지(110)가 두 개가 스페이서 기판(170)을 매개로 3차원으로 적층된 구조를 갖는다.
이때 BOC 패키지(110)의 구조는 종래의 BOC 패키지와 동일한 구조를 갖기 때문에, 스페이서 기판(170)을 중심으로 설명하도록 하겠다.
스페이서 기판(170)은 하부 및 상부 패키지(110a, 110b) 사이에 개재되는 배선기판으로서, 기판 몸체(171)와, 기판 몸체(171) 하부면의 가장자리 둘레에 형성 된 복수 개의 연결 볼(173)을 포함한다. 스페이서 기판(170)으로 소정의 강도를 갖는 인쇄회로기판, 세라믹 기판 또는 실리콘 기판이 사용될 수 있다.
기판 몸체(171)는 중심 부분에 상부 패키지의 수지 봉합부(150)에 대응되게 개방부(172)가 형성되어 있다.
연결 볼(173)은 BOC 패키지의 솔더 볼(160)에 대응되는 기판 몸체(171)의 하부면에 형성되어 하부 패키지의 배선기판(120)에 스페이서 기판(170)을 접합시킨다. 이때 스페이서 기판(170)과 하부 패키지의 반도체 칩(130)의 기계적인 접촉을 방지하기 위해서, 연결 볼(173)은 하부 패키지의 반도체 칩(130)의 두께보다는 큰 직경을 갖는다. 연결 볼(173)로는 솔더 볼이 사용될 수 있으며, BOC 패키지의 솔더 볼(160)과 실질적인 동일한 크기의 솔더 볼이 사용될 수 있다. 더욱 바람직하게는 연결 볼(173)은 BOC 패키지의 솔더 볼(160)에 대응되는 위치에 형성하는 것이며, 기판 몸체(171)를 매개로 하부 패키지(110a)와 상부 패키지(110b)를 전기적으로 연결한다.
따라서 본 발명의 실시예에 따른 적층 패키지(200)는 하부 패키지의 배선기판 상부면(121)에 연결 볼(173)을 매개로 스페이서 기판(170)이 접합되고, 스페이서 기판(170)의 상부면에 상부 패키지의 솔더 볼(160)이 접합된 구조를 갖는다.
이와 같이 스페이서 기판(170)의 중심 부분에 개방부(172)를 형성함으로써, 하부 패키지의 반도체 칩(130)과 상부 패키지의 수지 봉합부(150) 사이의 간격을 충분히 확보할 수 있기 때문에, 하부 패키지의 반도체 칩(130)과 상부 패키지의 수지 봉합부(150) 사이에 기계적인 스트레스가 작용하는 것을 방지할 수 있다. 이때 연결 볼(173)에 의해 스페이서 기판(170)은 하부 패키지의 반도체 칩(130)의 배면 위에 위치하기 때문에, 스페이서 기판(170)과 반도체 칩(130) 사이의 접촉도 억제할 수 있다.
솔더 접합 공정을 진행할 때 모세관 현상에 의해 스페이서 기판(170)을 타고 침투하는 플럭스는 개방부(172)에 막혀 하부 패키지(110a)와 상부 패키지(110b) 사이로 더 이상 침투하지 못하기 때문에, 종래의 플럭스로 인한 불량을 해소할 수 있다.
하부 패키지(110a)와 상부 패키지(110b) 사이에 스페이서 기판(170)이 개재된 구조는 종래의 하부 및 상부 패키지가 직접 적층된 구조와 비교했을 때, 스페이서 기판(170)이 열응력을 분산하는 역할을 담당하기 때문에, 솔더 접합 공정에서 작용하는 열적 스트레스에 따른 하부 및 상부 패키지(110a, 110b)의 휨 현상을 감소시킬 수 있다.
그 외 적층 패키지(200)의 열방출 능력을 향상시키기 위해서 상부 패키지의 배선기판 상부면(121)에 열방출 볼들(182)을 매개로 방열판(180)을 접합시킬 수 있다. 이때 방열판(180)은 상부 패키지의 반도체 칩(130)을 덮어 반도체 칩(130)이 외력에 의해 손상되는 것을 억제하는 보호판 역할도 담당한다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예컨대, 본 발명의 실시예에서는 두 개의 BOC 패키지가 적층된 예를 개시하였지만, BOC 패키지들 사이에 스페이서 기판을 개재하여 3개 이상의 BOC 패키지를 적층할 수도 있다.
따라서, 본 발명의 구조를 따르면 BOC 패키지 사이에 개방부를 갖는 스페이서 기판을 개재함으로써, 솔더 볼의 크기를 증가시키지 않더라도 하부 패키지의 반도체 칩과 상부 패키지의 수지 봉합부 사이의 간격을 충분히 확보할 수 있기 때문에, 하부 패키지의 반도체 칩과 상부 패키지의 수지 봉합부 사이에 기계적인 스트레스를 작용하는 것을 방지할 수 있다.
하부 및 상부 패키지 사이에 개재된 스페이서 기판의 중심 부분에 개방부가 형성되어 있기 때문에, 솔더 접합 공정을 진행할 때 플럭스가 모세관 현상에 의해 스페이서 기판을 타고 침투하더라도 개방부에 막혀 수지 봉합부가 형성된 영역까지 침투하는 것을 방지할 수 있다.
그리고 하부 및 상부 패키지 사이에 개재된 스페이서 기판은 적층을 위한 솔더 접합 공정에서 열응력을 분산하는 역할을 담당하기 때문에, 상부 및 하부 패키지의 휨 현상을 감소시킬 수 있다.

Claims (4)

  1. 중심 부분에 길게 창이 형성된 배선기판과,
    상기 창에 센터 패드들이 노출되게 상기 배선기판의 상부면에 접착되는 반도체 칩과,
    상기 창을 통하여 상기 센터 패드와 배선기판을 전기적으로 연결하는 본딩 와이어와,
    상기 창을 중심으로 상기 배선기판의 하부면의 중심 부분을 봉합하여 상기 창에 노출된 상기 센터 패드들과 본딩 와이어를 보호하는 수지 봉합부와,
    상기 수지 봉합부 외측의 상기 배선기판의 하부면에 형성된 솔더 볼을 갖는 복수 개의 보드 온 칩 패키지와;
    상기 보드 온 칩 패키지들 사이에 개재되며 중심 부분에 상기 상부 패키지의 수지 봉합부에 대응되게 개방부가 형성된 기판 몸체와,
    상기 솔더 볼에 대응되는 상기 기판 몸체의 하부면에 형성되어 하부 패키지의 배선기판에 접합되며, 상기 하부 패키지의 반도체 칩의 두께보다는 큰 복수 개의 연결 볼을 갖는 스페이서 기판;을 포함하는 것을 특징으로 하는 스페이서 기판을 갖는 적층 패키지.
  2. 제 1항에 있어서, 상기 연결 볼은 솔더 볼인 것을 특징으로 하는 스페이서 기판을 갖는 적층 패키지.
  3. 제 2항에 있어서, 상기 연결 볼은 상기 보드 온 칩 패키지의 솔더 볼과 동일한 크기를 갖는 것을 특징으로 하는 스페이서 기판을 갖는 적층 패키지.
  4. 제 3항에 있어서, 최상부 패키지의 배선기판 상부면에 열방출 볼들을 매개로 접합되는 방열판;을 더 포함하는 것을 특징으로 스페이서 기판을 갖는 적층 패키지.
KR1020050082558A 2005-09-06 2005-09-06 스페이서 기판을 갖는 적층 패키지 KR20070027190A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050082558A KR20070027190A (ko) 2005-09-06 2005-09-06 스페이서 기판을 갖는 적층 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050082558A KR20070027190A (ko) 2005-09-06 2005-09-06 스페이서 기판을 갖는 적층 패키지

Publications (1)

Publication Number Publication Date
KR20070027190A true KR20070027190A (ko) 2007-03-09

Family

ID=38100499

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050082558A KR20070027190A (ko) 2005-09-06 2005-09-06 스페이서 기판을 갖는 적층 패키지

Country Status (1)

Country Link
KR (1) KR20070027190A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252031B2 (en) 2013-09-23 2016-02-02 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252031B2 (en) 2013-09-23 2016-02-02 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

Similar Documents

Publication Publication Date Title
JP2878243B2 (ja) マルチ電子デバイス・パッケージ
KR100750764B1 (ko) 반도체 장치
US8927332B2 (en) Methods of manufacturing semiconductor device assemblies including face-to-face semiconductor dice
JP3916854B2 (ja) 配線基板、半導体装置およびパッケージスタック半導体装置
JP5259059B2 (ja) 半導体装置
JP4751351B2 (ja) 半導体装置とそれを用いた半導体モジュール
US7554185B2 (en) Flip chip and wire bond semiconductor package
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
US20080029884A1 (en) Multichip device and method for producing a multichip device
KR100669830B1 (ko) 이방성 도전막을 이용한 적층 패키지
JP4454181B2 (ja) 半導体装置
JP2006041438A (ja) 半導体チップ内蔵基板及びその製造方法
TW201010025A (en) Semiconductor device and method for manufacturing therefor
JP2005026680A (ja) 積層型ボールグリッドアレイパッケージ及びその製造方法
US20060284298A1 (en) Chip stack package having same length bonding leads
JP2007027526A (ja) 両面電極パッケージ及びその製造方法
US20070054439A1 (en) Multi-chip stack structure
JPWO2003012863A1 (ja) 半導体装置及びその製造方法
US9299661B2 (en) Integrated circuit package and method of making same
JP4175138B2 (ja) 半導体装置
US20090020874A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP6128993B2 (ja) 積層型半導体装置、プリント回路板、電子機器及び積層型半導体装置の製造方法
KR100619469B1 (ko) 스페이서를 갖는 보드 온 칩 패키지 및 그를 이용한 적층패키지
KR20070027190A (ko) 스페이서 기판을 갖는 적층 패키지
JP2006186375A (ja) 半導体素子パッケージ及びその製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid