KR20070023578A - 반도체 장치 - Google Patents

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KR20070023578A KR1020060079919A KR20060079919A KR20070023578A KR 20070023578 A KR20070023578 A KR 20070023578A KR 1020060079919 A KR1020060079919 A KR 1020060079919A KR 20060079919 A KR20060079919 A KR 20060079919A KR 20070023578 A KR20070023578 A KR 20070023578A
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미노루 니시자와
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 루프 루프백 테스트에 의한 인터럽트 테스트를 가능하게 하고, 고속 시리얼 전송 시험의 테스트 비용의 증대를 억지하는 반도체 장치의 제공에 관한 것이다.
칩은 채널마다 입력 버퍼 (101) 와, 입력된 시리얼 데이터를 패럴렐 데이터로 변환하는 시리얼 패럴렐 변환 회로 (SP) (102) 와, 동기 조정용 프레임을 검출하여 채널 사이의 프레임 동기를 취하는 프레임 동기 회로 (103) 와, 인터럽트 이네이블 신호와 인터럽트 프레임의 스큐를 보정하는 스큐 보정 회로 (107) 와, 스큐 보정 회로로부터의 인터럽트 프레임을 시리얼 데이터로 변환하는 패럴렐 시리얼 변환 회로 (PS) (104) 와, 인터럽트 이네이블 신호에 의거하여 PS 로부터의 인터럽트 프레임과 입력 버퍼로부터의 스루 프레임을 전환하는 셀렉터 (106) 와, 출력 버퍼 (105) 를 구비하고, 복수 채널에 공통으로 동기 조정용 프레임, 스타트 딜리미터, 동기 확인용 프레임, 엔드 딜리미터를 포함하는 패럴렐 데이터를 생성하는 동기 패턴 발생기 (113) 와, 인터럽트 이네이블 신호와 인터럽트 프레임을 생성하는 인터럽트 패턴 발생기 (109) 와, 프레임 동기된 패럴렐 데이터로부터 스타트 딜리미터를 검출하면 검출 플래그를 인터럽트 패턴 발생기에 출력하는 패턴 모니터 (114) 와, 스루 데이터와 인터럽트 데이터를 머지한 패턴을 기대값 패턴과 비교하는 패턴 모니터 (115) 를 구비하고, 칩 A, B 를 두 개 대향 배치하여 테스트를 행한다.
반도체 장치, 인터럽트 테스트, 프레임 동기, 스큐 보정 회로, 검출 플래그

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1 은 본 발명의 일 실시예의 구성을 도시하는 도면.
도 2 는 본 발명의 일 실시예의 동작을 설명하는 타이밍도.
도 3 은 종래의 고속 인터페이스 회로의 테스트 셋업을 도시하는 도면.
도 4 는 종래의 고속 인터페이스 회로의 루프백 테스트를 도시하는 도면.
*도면의 주요부분에 대한 부호의 설명*
10, 10A, 10B : 칩 11 : 출력 단자
20 : 측정 장치(테스터) 101 : 입력 버퍼 회로
102 : 시리얼 패럴렐 변환 회로 103 : 프레임 동기 회로
104 : 패럴렐 시리얼 변환 회로 105 : 출력 버퍼 회로
106 : 셀렉터 107 : 스큐 보정 회로
108 : 패턴 모니터 109 : 인터럽트 패턴 발생기
109' : 패턴 발생기 110 : 인터럽트 이네이블 신호
111 : 인터럽트 데이터(인터럽트 프레임)
112 : 스큐 정보 113 : 동기 패턴 발생기
114 : 제 1 패턴 모니터 115 : 제 2 패턴 모니터
[특허문헌 1] 일본 특허 공개 공보 소63-39226호
본 발명은 시리얼 인터페이스를 구비한 반도체 장치에 관한 것으로, 특히 테스트에 바람직한 장치에 관한 것이다.
최근, 반도체 집적 회로의 동작 주파수의 고속화는 현저하고, 예컨대 DIMM (Dual Inline Memory Module) 인터페이스 등, 기가비트 대역의 고속 시리얼 전송을 실현하는 시리얼 인터페이스(「SerDes 인터페이스」,「Advanced Memory Buffer」라고도 함)는 각 채널마다 입력 버퍼에 시리얼로 입력되는 데이터에 동기한 클록 및 데이터를 복원하여 패럴렐 데이터로 변환하는 디시리얼라이저 (deserializer) 와, 송신 패럴렐 데이터를 시리얼 데이터로 변환하는 시리얼라이저를 포함하고, 채널 사이에서 동기하여 데이터를 수신하는 구성으로서, 송신측으로부터 시리얼에 전송되는 데이터에는 소정의 위치에 프레임 동기 패턴이 주기적으로 삽입되어 있고, 수신측에서 프레임·패턴을 검출하여 채널사이에서의 프레임 동기가 확보된다.
도 3 은, 종래의 시리얼 인터페이스 회로를 구비한 반도체 장치의 테스트 구성의 일례를 도시하는 도면이다. 도 3 을 참조하면, 반도체 장치 (칩) (10) 에 있어서, 0 채널∼N 채널 (단, N 은 1 이상의 정수) 의 각각은 동일 구성으로 되고, 각 채널마다 수신 시리얼 데이터를 입력하는 입력 버퍼 회로 (101); 입력 버퍼 회로 (101) 에서 입력한 수신 시리얼 데이터를 패럴렐 데이터로 변환하는 시리얼 패 럴렐 변환 회로 (SP) (102); 시리얼 패럴렐 변환 회로 (102) 로부터의 패럴렐 데이터로부터 프레임 동기 패턴을 검출하여 채널 사이에서의 프레임 동기를 행하는 동시에, 프레임 동기시에 있어서의 자신의 채널의 스큐 정보를 취득하는 프레임 동기 회로 (103); 패턴 발생기 (인터럽트 패턴 발생기 : 109') 에서 생성된 인터럽트 이네이블 신호 (110) 와 인터럽트 프레임 데이터 (111) 를 입력하고, 프레임 동기 회로 (103) 로부터의 스큐 정보 (채널 사이에서의 프레임 동기 타이밍에 대한 자신의 채널의 동기 타이밍 지연, 진행의 정보 : 112) 를 받아 스큐의 보정을 행하는 스큐 보정 회로 (107); 스큐 보정 회로 (107) 에서 스큐가 보정된 패럴렐 패턴을 받아 시리얼 데이터로 변환하는 패럴렐 시리얼 변환 회로 (PS) (104); 패럴렐 시리얼 변환 회로 (104) 로부터의 시리얼 데이터와, 입력 버퍼 회로 (101) 로부터의 수신 시리얼 데이터를 받고, 스큐 보정 회로 (107) 에서 스큐 보정된 인터럽트 이네이블 신호가 송신 시리얼 데이터를 나타낼 때, 패럴렐 시리얼 변환 회로 (104) 로부터의 시리얼 데이터를 선택하고, 스큐 보정된 인터럽트 이네이블 신호가 스루 프레임 (입력 버퍼 회로 (101) 의 출력) 을 나타낼 때에는 입력 버퍼 회로 (101) 로부터 출력되는 수신 시리얼 데이터를 선택하여 출력하는 셀렉터 (106); 및 셀렉터 (106) 로부터의 출력을 전송로에 시리얼로 출력하는 출력 버퍼 회로 (105) 를 구비하고 있다.
그리고, 칩 (10) 은, 전체 채널에 공통으로 0∼N 채널의 각 프레임 동기 회로 (103) 로부터 출력되는 프레임 동기된 패턴을 수취하여 기대값 패턴과 일치하는지 비교·감시하는 패턴 모니터 (108) 와, 패턴 모니터 (108) 로부터의 지시에 의 거하여 인터럽트 이네이블 신호 (110) 와 인터럽트 프레임 데이터 (111) 의 발생을 행하는 패턴 발생기 (109') 를 구비하고 있다.
한편, 도 3 에 있어서, 입력 버퍼 회로 (101) 와 시리얼 패럴렐 변환 회로 (102) 사이에는 입력 시리얼 데이터로부터 클록 및 데이터를 추출하는 클록 앤드 데이터 리커버리 회로 (도시하지 않음) 가 설치되고, 셀렉터 (106) 에 대한 스루 데이터 및 시리얼 패럴렐 변환 회로 (102) 에는 도시하지 않은 클록 앤드 데이터 리커버리 회로에서 샘플 출력되는 데이터가 공급되고, 시리얼 패럴렐 변환 회로 (102) 의 변환용 클록 신호도, 도시하지 않은 클록 앤드 데이터 리커버리 회로에서 추출된 클록 신호가 이용된다.
LSI 테스터 등의 측정 장치 (20) 는 피시험 디바이스 (DUT) 인 칩 (10) 의 입력 버퍼 회로 (101) 에 테스트 패턴을 공급하고, 칩 (10) 의 출력 버퍼 회로 (105) 로부터 출력되는 패턴 데이터를 기대값 패턴과 비교하여 칩 (10) 의 패스·페일 (펑셔널 시험), 혹은 AC 시험, 마진 시험 등의 각종 시험을 행한다.
인터럽트의 확인을 행하기 위해서는, 측정 장치 (20) 로부터 시리얼 데이터를, 칩 (10) 의 입력 버퍼 회로 (101) 에 입력하고, 칩 (10) 에서는 인터럽트 데이터 (프레임) 를 셀렉터 (106) 로써 스루 프레임 (수신 시리얼 데이터) 에 머지하고 (merge), 출력 버퍼 회로 (105) 로부터 시리얼 출력하며, 측정 장치 (20) 는 머지된 시리얼 데이터를 입력하여 기대값 패턴과 비교하는 등의 측정을 행한다.
한편, 고속 시리얼 데이터 전송의 테스트로서 송신부로부터 수신부에 접속하는 루프백 테스트가 알려져 있다 (특허문헌 1).
최근, 고속 시리얼 인터페이스에서의 시리얼 데이터의 전송 주파수의 상승은 현저하고, LSI 테스터의 테스트 주파수는 고속 시리얼 데이터의 전송 주파수에 대응할 수 없다. 혹은 고속 시리얼 데이터의 전송 주파수에 대응하기에는 테스터의 가격은 극히 비싼 것이 된다.
이 때문에 실제 사용 시의 고속에서의 시리얼 전송·인터럽트의 테스트를 행할 수는 없다.
그리고, 전송 레이트가 예컨대 GHz 오더의 고속 테스트를 행하기 위해서는, 비싼 고속 테스터가 필요해지고, 테스트 비용이 증대하며 제품 비용의 상승을 초래한다.
한편, 도 4 에 도시하는 바와 같이, 하나의 칩 (10) 에 있어서, 하나의 채널의 출력 버퍼 회로 (105) 로부터의 시리얼 데이터를 동일 채널의 입력 버퍼 회로 (101) 에 반환 입력하여 패턴 모니터 (108) 에서 기대값 패턴과 비교한다는 루프백 형태로 테스트를 행하는 경우, 저속 테스터로 고속 시리얼 전송에 대처 가능하지만, 스루 프레임에 인터럽트 프레임을 방해시켜 테스트를 행할 수는 없다. 이것은 복수의 채널 0 으로부터 N 에 대하여 패턴 발생기 (109') 가 하나이기 때문이다. 또한, 하나의 칩을 이용한 루프백 테스트이기 때문이기도 하다. 한편, 도 4 의 루프백 테스트에 있어서 칩 (1) 의 단자 (11) 로부터는 판정 결과 (패스/페일) 가 출력된다.
본원에서 개시되는 발명은 상기 과제를 해소하기 위해서 개략 이하의 구성이 된다.
본 발명의 일 측면에 따른 장치는, 인터럽트 이네이블 신호와 인터럽트 데이터를 생성하는 인터럽트 발생기; 입력 시리얼 데이터를 입력하는 입력 버퍼; 상기 입력 버퍼로부터 시리얼로 출력되는 스루 데이터와 상기 인터럽트 데이터를 패럴렐 시리얼 변환하여 얻어지는 시리얼 데이터를 입력하고, 상기 인터럽트 이네이블 신호가 비활성 상태, 활성 상태일 때, 상기 스루 데이터, 상기 인터럽트 데이터를 각각 선택하여 시리얼 출력하는 셀렉터; 및 상기 입력 시리얼 데이터로부터 상기 스루 데이터에 대하여 상기 인터럽트 데이터를 미리 정해진 위치에 머지하도록 지시하는 정보를 검출했을 때, 상기 인터럽트 발생기에 대하여 상기 인터럽트 데이터의 생성과 상기 인터럽트 이네이블 신호의 활성화를 지시하도록 제어하는 회로를 구비하고 있다.
본 발명에 있어서, 상기 스루 데이터에 대하여 상기 인터럽트 데이터를 미리 정해진 위치에 머지하도록 지시하는 정보를, 대향 장치가 수신하는 입력 시리얼 데이터에 삽입하여 상기 대향 장치에 송신하는 회로를 구비한 구성으로 해도 된다.
본 발명에 따른 장치에 있어서, 복수의 채널의 각각이 시리얼 데이터를 입력하는 입력 버퍼 회로; 상기 입력 버퍼 회로에 입력된 시리얼 데이터를 패럴렐 데이터로 변환하는 시리얼 패럴렐 변환 회로; 동기 조정용 프레임을 검출하여 채널간의 프레임 동기를 취하는 프레임 동기 회로; 상기 프레임 동기 회로로부터 스큐 정보를 받고, 인터럽트 이네이블 신호와 인터럽트 프레임의 스큐의 보정을 행하는 스큐 보정 회로; 상기 스큐 보정 회로로부터의 인터럽트 프레임을 시리얼 데이터로 변환하는 패럴렐 시리얼 변환 회로; 및 상기 패럴렐 시리얼 변환 회로로부터의 인터럽트 프레임과 상기 입력 버퍼 회로로부터의 스루 프레임을 받고, 상기 스큐 보정 회로로부터의 인터럽트 이네이블 신호가 활성 상태일 때, 상기 인터럽트 프레임을 선택하여 출력하고, 인터럽트 이네이블 신호가 비활성 상태일 때, 상기 입력 버퍼 회로로부터의 스루 프레임을 선택하여 출력하는 셀렉터를 구비하고 있다. 본 발명에 따른 장치에 있어서는, 복수의 채널에 공통으로 동기 조정용 프레임, 동기 확인용 프레임의 개시를 도시하는 스타트 딜리미터, 동기 확인용 프레임, 동기 확인용 프레임의 종료를 도시하는 엔드 딜리미터를 포함하는 패럴렐 데이터를 생성하는 동기 패턴 발생기; 인터럽트 이네이블 신호와 인터럽트 프레임을 생성하는 인터럽트 패턴 발생기; 상기 프레임 동기 회로에서 프레임 동기된 패럴렐 데이터로부터 스타트 딜리미터를 검출하면, 검출 플래그를 상기 인터럽트 패턴 발생기에 출력하는 제 1 패턴 모니터를 구비하고, 상기 인터럽트 패턴 발생기는 상기 제 1 패턴 모니터로부터의 검출 플래그를 받고 상기 인터럽트 이네이블 신호와 인터럽트 프레임을 생성하며, 또한 스루 데이터와 인터럽트 데이터를 머지한 패턴을 기대값 패턴과 비교하여 비교 판정 결과를 출력하는 제 2 패턴 모니터를 구비하고 있다.
본 발명의 다른 측면에 따른 방법에 있어서, 인터럽트 이네이블 신호와 인터럽트 데이터를 생성하는 인터럽트 발생기; 입력 시리얼 데이터를 통과하여 시리얼 출력하는 경로의 스루 데이터와, 상기 인터럽트 데이터를 패럴렐 시리얼 변환한 시리얼 데이터를 입력하고, 상기 인터럽트 이네이블 신호가 비활성 상태, 활성 상태 일 때, 상기 스루 데이터, 상기 인터럽트 데이터를 각각 선택하여 시리얼 출력하는 셀렉터; 상기 입력 시리얼 데이터로부터 상기 스루 데이터에 대하여 인터럽트 데이터를 미리 정해진 위치에 머지하도록 지시하는 정보를 검출했을 때, 상기 인터럽트 발생기에 인터럽트 데이터의 생성 및 인터럽트 이네이블 신호의 활성화를 지시하도록 제어하는 회로; 상기 스루 데이터에 대하여 인터럽트 데이터를 미리 정해진 위치에 머지하도록 지시하는 정보를 상기 입력 시리얼 데이터에 삽입하는 회로; 및 반도체 장치로부터 출력되는 스루 데이터와 인터럽트 데이터를 머지한 패턴을 기대값 패턴과 비교하는 패턴 모니터를 구비하고 있는 반도체 장치를 적어도 두 개 준비하고,
하나의 상기 반도체 장치로부터 다른 상기 반도체 장치에 상기 입력 시리얼 데이터를 공급하는 공정;
다른 상기 반도체 장치가, 하나의 상기 반도체 장치로부터 수신한 시리얼 데이터로부터 상기 스루 데이터에 대하여 인터럽트 데이터를 미리 정해진 위치에 머지하도록 지시하는 정보를 검출했을 때, 상기 인터럽트 발생기에 인터럽트 데이터의 생성 및 인터럽트 이네이블 신호의 활성화를 지시하는 공정;
다른 상기 반도체 장치가 인터럽트 이네이블 신호에 의거하여, 상기 셀렉터로써 스루 데이터와 인터럽트 데이터를 전환하고, 스루 데이터와 인터럽트 데이터를 머지한 패턴을 시리얼로 하나의 상기 반도체 장치에 송신하는 공정; 및
하나의 상기 반도체 장치가 다른 상기 반도체 장치로부터 송신된 스루 데이터와 인터럽트 데이터를 머지한 패턴을 기대값 패턴과 비교하고, 비교 판정 결과를 시험 장치에 출력하는 공정을 포함한다.
발명의 실시형태
상기한 본 발명에 관해서 더욱 상세히 설명하기 위해, 첨부 도면을 참조하여 설명한다. 본 발명은 도 1 을 참조하면, 인터럽트 이네이블 신호와 인터럽트 데이터를 생성하는 인터럽트 패턴 발생기 (109); 입력 시리얼 데이터를 통과하여 시리얼 출력하는 경로의 스루 데이터와, 상기 인터럽트 데이터를 패럴렐 시리얼 변환한 시리얼 데이터를 입력하고, 상기 인터럽트 이네이블 신호가 비활성 상태, 활성 상태일 때, 상기 스루 데이터, 상기 인터럽트 데이터를 각각 선택하여 시리얼 출력하는 셀렉터 (106); 상기 입력 시리얼 데이터로부터 상기 스루 데이터에 대하여 인터럽트 데이터를 미리 정해진 위치에 머지하도록 지시하는 정보를 검출하였을 때, 상기 인터럽트 패턴 발생기에 인터럽트 데이터의 생성 및 인터럽트 이네이블 신호의 활성화를 지시하도록 제어하는 회로 (114); 상기 스루 데이터에 대하여 인터럽트 데이터를 미리 정해진 위치에 머지하도록 지시하는 정보를 상기 입력 시리얼 데이터에 삽입하는 회로 (113); 및 상기 제 1 반도체 장치로부터 출력되는 스루 데이터와 인터럽트 데이터를 머지한 패턴을 기대값 패턴과 비교하는 패턴 모니터 (115) 를 구비하고 있는 반도체 장치를 두 개 준비하여 대향 배치하고, 루프백 테스트에 의해 고속 시리얼 전송의 시험을 가능하게 하고 있고, 또한 스루 프레임과 인터럽트 프레임을 머지한 인터럽트 프레임 테스트를 가능하게 하고 있다.
본 발명에 있어서는, 테스트 시에 대향 배치되는 두 개의 반도체 장치의 한 쪽으로부터 다른 반도체 장치에 입력 시리얼 데이터를 공급한다.
다른 반도체 장치에 있어서, 한 쪽의 반도체 장치로부터 수신한 시리얼 데이터로부터 스루 데이터에 대하여 인터럽트 데이터를 미리 정해진 위치에 머지하도록 지시하는 정보를 검출했을 때, 인터럽트 패턴 발생기에 인터럽트 데이터의 생성 및 인터럽트 이네이블 신호의 활성화를 지시한다.
상기 다른 반도체 장치에 있어서, 인터럽트 이네이블 신호에 의거하여 상기 셀렉터로써 스루 데이터와 인터럽트 데이터를 전환하고, 스루 데이터와 인터럽트 데이터를 머지한 패턴을 시리얼로 한 쪽의 반도체 장치에 송신한다.
상기 한 쪽의 반도체 장치에 있어서, 상기 다른 반도체 장치로부터 송신된 스루 데이터와 인터럽트 데이터를 머지한 패턴을 기대값 패턴과 비교하고, 비교 판정 결과를 시험 장치에 출력한다. 이하 실시예에 의거하여 상세히 설명한다.
실시예
도 1 은 본 발명의 일 실시예의 구성을 도시하는 도면이다. 도 1 에 있어서, 도 3 과 동일한 요소에는 동일한 참조 부호가 부여되어 있다. 도 1 을 참조하면, 본 실시예는 동일 구성의 두 개의 칩 (A, B) (10A, 10B) 을 구비하고, 각 칩은 동기 조정용 프레임, 스타트 딜리미터, 동기 확보용 프레임, 엔드 딜리미터를 포함하는 병렬 데이터를 생성하는 동기 패턴 발생기 (113) 와, 인터럽트 이네이블 신호 (110) 와 인터럽트 프레임 (인터럽트 데이터) (111) 을 생성하는 인터럽트 패턴 발생기 (109) 와, 대향 칩의 동기 패턴 발생기 (113) 에서 생성되어 대향 칩으로부터 송신된 수신 데이터의 패턴을 비교하는 제 1 패턴 모니터 (114) 와, 대향 칩측으로부터 송신된, 스루 데이터와 인터럽트 데이터를 머지한 수신 데이터의 패턴을 기대값 패턴과 비교하는 제 2 패턴 모니터 (115) 를 구비하고 있다. 복수 채널에 공통으로, 동기 패턴 발생기 (113), 인터럽트 패턴 발생기 (109), 제 1 패턴 모니터 (114), 제 2 패턴 모니터 (115) 를 구비한 구성은, 도 3 을 참조하여 설명한 종래의 구성과 상이하고, 본 발명의 특징의 하나를 이루고 있다.
그리고, 각 칩은 채널마다 입력 버퍼 회로 (101) 와, 입력 버퍼 회로 (101) 에 입력된 시리얼 데이터를 패럴렐 데이터로 변환하는 시리얼 패럴렐 변환 회로 (102) 와, 동기 조정용 프레임을 검출하여 채널 간의 프레임 동기를 취하는 프레임 동기 회로 (103) 와, 프레임 동기 회로 (103) 에서의 프레임 동기에서의 스큐 정보 (112) (전체 채널에서 프레임 동기를 취할 때에 있어서 조정된 자신의 채널의 스큐값) 을 받고, 인터럽트 이네이블 신호 (11) 와 인터럽트 프레임 (111) 의 스큐의 보정을 행하는 스큐 보정 회로 (107) 와, 스큐 보정 회로 (107) 에서 스큐가 보정된 인터럽트 이네이블 신호를 선택 제어 신호로서 받고, 패럴렐 시리얼 변환 회로 (104) 로부터의 인터럽트 프레임과, 입력 버퍼 회로 (101) 로부터의 스루 프레임 (도시하지 않은 클록 앤드 데이터 리커버리 회로에서 복원된 시리얼 데이터) 을 전환하는 셀렉터 (106) 를 구비하고 있다. 한편, 도 1 에 있어서도 도 3 과 마찬가지로, 입력 버퍼 회로 (101) 와 시리얼 패럴렐 변환 회로 (102) 사이에는 입력 시리얼 데이터로부터 클록 및 데이터를 추출하는 클록 앤드 데이터 리커버리 회로 (도시하지 않음) 가 설치되어 있고, 셀렉터 (106) 로의 스루 데이터 및 시리얼 패럴렐 변환 회로 (102) 에는 도시하지 않은 클록 앤드 데이터 리커버리 회로에서 샘플 출력되는 데이터가 공급되고, 시리얼 패럴렐 변환 회로 (102) 의 변환용 클록 신호도, 도시하지 않은 클록 앤드 데이터 리커버리 회로에서 추출된 클록 신호가 이용된다.
도 1 에 도시하는 바와 같이, 본 실시예에서는 동일 구성의 두 개의 칩을 대향 배치한다. 이러한 테스트 설정 (셋업) 에 의해, 예컨대 GHz 오더의 고속 시리얼 전송의 인터럽트 프레임 테스트를 저속 테스터로 시험할 수 있다. 이러한 구성은, 본 발명의 특징의 하나를 이루고 있다. 이하에서는, 칩 (10B) 이 피시험 디바이스 (DUT ; Device Under Test), 칩 (10A) 은 테스터의 로드 보드 등 시험 지그에 탑재되는 기준 디바이스 (KGD ; Known Good Device) 인 것으로 한다. 한편, 칩 (10A) 을 DUT 로 하고, 칩 (10B) 을 로드 보드 등의 시험 지그에 탑재하는 KGD 로 하며, 칩 (10A) 의 테스트 결과를 칩 (10A) 의 단자 (11) 로부터 테스터에 공급하도록 해도 되는 것은 물론이다. 이하, 도 1 을 참조하여 본 실시예의 동작을 설명한다.
칩 (10A) 에 있어서는, 동기 패턴 발생기 (113) 에서 동기 조정용 프레임, 스타트 딜리미터, 동기 확인용 프레임, 엔드 딜리미터를 포함하는 패럴렐 데이터를 생성한다. 동기 패턴 발생기 (113) 는 테스트용으로 채널 사이에서 스큐를 가변으로 부가하는 기능을 구비하고 있다.
칩 (10A) 의 스큐 보정 회로 (107) 에서는, 스큐 보정은 행하지 않고 (스큐 보정을 행하지 않는 패스가, 스큐 보정 회로 (107) 내에서 선택됨), 동기 패턴 발생기 (113) 로부터의 패럴렐 데이터를 입력하고, 그대로 칩 (10A) 의 패럴렐 시리얼 변환 회로 (104) 에 송신한다.
칩 (10A) 의 패럴렐 시리얼 변환 회로 (104) 는 동기 패턴 발생기 (113) 로부터의 패럴렐 데이터를 패럴렐 시리얼 변환하고 셀렉터 (106) 에 공급한다.
칩 (10A) 의 셀렉터 (106) 에서는 패럴렐 시리얼 변환 회로 (104) 로부터의 시리얼 데이터를 선택하고, 칩 (10A) 의 출력 버퍼 회로 (105) 로부터 칩 (10B) 의 대응하는 채널의 입력 버퍼 회로 (101) 에 송신한다.
칩 (10B) 에 있어서는, 칩 (10A) 으로부터 수신한 시리얼 데이터를 입력 버퍼 회로 (101) 에서 수취하고, 시리얼 패럴렐 변환 회로 (102) 에 있어서 시리얼 데이터를 패럴렐 데이터로 변환하며, 프레임 동기 회로 (103) 에서 동기 조정용 프레임 검출하여 채널 사이에서의 프레임 동기를 행한다.
칩 (10B) 의 패턴 모니터 (114) 에 있어서, 프레임 동기된 패럴렐 데이터로부터 스타트 딜리미터를 검출하면, 검출 플래그를 칩 (10B) 의 인터럽트 패턴 발생기 (109) 에 송신한다.
칩 (10B) 의 인터럽트 패턴 발생기 (109) 는, 패턴 모니터 (114) 로부터 출력된 검출 플래그를 수신하면, 인터럽트 프레임 (111) 을 생성하고, 미리 정해진 소정 시간 경과 후, 인터럽트 이네이블 신호 (110) 를 생성하고, 칩 (10B) 의 스큐 보정 회로 (107) 에 송신한다.
칩 (10B) 의 스큐 보정 회로 (107) 는 인터럽트 패턴 발생기 (109) 로부터의 인터럽트 프레임을 받고, 칩 (10B) 의 프레임 동기 회로 (107) 에서의 프레임 동기처리에서 흡수한 채널 사이의 스큐를 보정하고 (자신 채널의 스큐를 캔슬함), 칩 (10B) 의 패럴렐 시리얼 변환 회로 (104) 에 송신하며, 패럴렐 시리얼 변환 회로 (104) 는 시리얼 데이터를 셀렉터 (106) 에 출력한다.
칩 (10B) 의 셀렉터 (106) 에서는 인터럽트 이네이블 신호 (110) 에 의해, 스루 프레임과 패럴렐 시리얼 변환 회로 (104) 로부터의 인터럽트 데이터를 전환한다.
칩 (10B) 의 출력 버퍼 회로 (105) 는 셀렉터 (106) 에서 선택된 시리얼 데이터를 칩 (10A) 이 대응하는 채널의 입력 버퍼 회로 (101) 에 송신한다.
칩 (10A)에 있어서는, 입력 버퍼 회로 (101) 에서 수신한 시리얼 데이터를, 시리얼 패럴렐 변환 회로 (102) 에서 패럴렐 데이터로 변환하고, 프레임 동기 회로 (103) 에서 동기 조정용 프레임을 검출하며 채널 사이의 프레임 동기를 행한다.
칩 (10A) 의 패턴 모니터 (115) 는 스루 프레임의 패턴과 기대값 패턴의 비교를 행하고, 스타트 딜리미터의 검출 후, 미리 정해진 소정 시간 후에 인터럽트 프레임을 기대값 패턴과 비교한다.
이에 따라, 스루 프레임과 인터럽트 프레임의 양쪽의 판정 (수신한 스루 프레임과 인터럽트 프레임이 기대값 패턴과 일치하는지) 을 행한다.
칩 (10A) 의 패턴 모니터 (115) 에서의 판정 결과는 저속인 신호로 변환하여 출력 단자 (11) 로부터 출력된다. 저속인 테스터 (도시하지 않음) 에서는 출력 단자 (11) 의 출력값으로부터, 패스/페일 (pass/fail) 등의 테스트를 가능하게 하고 있다. 한편, 저속인 테스터 (도시하지 않음) 에서, 칩 (10A), 칩 (10B) 에서의 고속 전송을 가능하게 하기 때문에, 상기 테스터로부터 칩에 공급하는 클록 신호는, 테스터의 지그 상에 설치된 체배 회로에서 주파수를 체배하고 이 체배 클 록 신호를 칩에 공급하도록 해도 된다.
도 2 는 도 1 에 도시한 본 발명의 일 실시예의 동작을 설명하기 위한 타이밍도이다.
칩 (10A) 의 동기 패턴 발생기 (113) 에서 동기 조정용 프레임, 스타트 딜리미터, 동기 확인 인터럽트 확인 패턴, 엔드 딜리미터를 포함하는 패럴렐 데이터를 생성하고, 스큐 조정은 행하지 않고, 패럴렐 시리얼 변환 회로 (104) 에서 패럴렐 시리얼 변환하며, 출력 버퍼 회로 (105) 로부터 대응하는 채널의 칩 (10B) 의 입력 버퍼 회로 (101) 에 송신한다.
도 2 에 있어서, 스루 데이터는 도 1 의 칩 (10B) 의 입력 버퍼 회로 (101) 에 입력되고, 도시하지 않은 클록 앤드 데이터 리커버리 회로에서 복원된 데이터로서, 셀렉터 (106), 출력 버퍼 회로 (105) 를 통해, 대응하는 채널의 칩 (10A) 의 입력 버퍼 회로 (101) 에 입력되는 시리얼 데이터이다. 인터럽트 데이터는, 칩 (10B) 의 인터럽트 패턴 발생기 (109) 로부터 출력되는 인터럽트 프레임이다. 인터럽트 이네이블 신호는 칩 (10B) 의 인터럽트 패턴 발생기 (109) 로부터 출력되는 인터럽트 이네이블 신호 (110) 이다 (스큐 보정 회로 (107) 에서 스큐 보정되어 있음). 머지 데이터는 칩 (10B) 의 셀렉터 (106) 에서 인터럽트 데이터와 스루 데이터를 머지하고 칩 (10A) 의 입력 버퍼 회로 (101) 에 입력되는 신호이다.
칩 (10B) 에 있어서, 칩 (10A) 의 각 채널로부터 송신되는 동기 조정용 프레임을 수취한 칩 (10B) 의 프레임 동기 회로 (103) 에서는 프레임 동기를 행한다. 이 동안, 칩 (10B) 에 있어서 인터럽트 이네이블 신호가 LOW 레벨이 되고, 칩 (10A) 은 칩 (10B) 으로부터의 스루 데이터를 수신한다.
칩 (10B) 의 패턴 모니터 (114) 에서 스타트 딜리미터 (동기 확인/인터럽트 확인 패턴의 개시를 지시하는 미리 정해진 패턴) 를 검출하면, 인터럽트 패턴 발생기 (109) 가 인터럽트 패턴 (111) 를 생성하고 (도 2 의 ￣UP1, ￣UP2, …, ￣UP6), 소정 시간 경과 후, 인터럽트 이네이블 신호 (110) 를 소정의 기간 HIGH 레벨로 한다. 도 2 에서는, 스타트 딜리미터의 검출로부터 단위 기간의 2 배의 기간 지연되어 단위 기간의 2 배의 펄스 폭으로 인터럽트 이네이블 신호가 HIGH 레벨이 되고, 이 기간, 칩 (10B) 의 셀렉터 (106) 는 인터럽트 데이터 (패럴렐 시리얼 변환 회로 (104) 로부터의 시리얼 데이터)(￣UP3 과 ￣UP4) 를 선택 출력한다. 인터럽트 이네이블 신호가 HIGH 레벨로부터 LOW 레벨로 되면, 칩 (10B) 의 셀렉터 (106) 는 입력 버퍼 회로 (101) 로부터의 스루 데이터를 선택하고, 칩 (10B) 의 패턴 모니터 (114) 에 의한 엔드 딜리미터의 검출에서 동기 확인/인터럽트 확인 패턴의 시퀀스가 종료한다. 도 2 에 도시하는 예에서는, 칩 (10A) 에 칩 (10B)으로부터 송신되는 머지 패턴은 스루 데이터의 UP1, UP2 와, 전환된 인터럽트 데이터의 ￣UP3, ￣UP4, 또한 인터럽트 데이터로부터 스루 데이터에 전환된 데이터 UP5, UP6 이 된다.
칩 (10A) 의 패턴 모니터 (115) 는 스타트 딜리미터의 검출 후의 스루 데이터 UP1, UP2 의 후, 인터럽트 데이터 ￣UP3, ￣UP4 를 기대값 패턴과 비교하고, 계속해서 스루 데이터 UP5, UP6 을 기대값 패턴과 비교하여 비교 판정 결과를 출력 단자 (11) 에 출력한다.
적어도 두 개의 칩 (10A, 10B) 을 이용함으로써, 스루 프레임과 인터럽트 프레임의 2 종류의 프레임을 생성하고, 루프 백 시험에 의한 프레임 인터럽트 테스트를 가능하게 하고 있다.
즉, 본 실시예에 의하면, 고속 시리얼 인터페이스의 출력 버퍼와 입력 버퍼를 대향하여 연결하고, 송수신의 판정은 칩 내부의 모니터 회로에서 처리하기 때문에, 고속 동작에서의 프레임 인터럽트 테스트를 저속인 데스터 등의 측정 장치에서 테스트 가능하게 하고 있다.
이상, 본 발명을 상기 실시예에 의거하여 설명하였지만, 본 발명은 상기 실시예의 구성에만 제한되는 것이 아니고, 본 발명의 범위 내에서 당업자라면 이룰 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.
본 발명에 의하면, 스루 데이터에 대하여 인터럽트 데이터를 미리 정해진 위치에 머지하도록 지시하는 정보를 시리얼 데이터에 삽입하여 대향 장치에 송신하고, 대향 장치측에서 입력 시리얼 데이터로부터 상기 정보를 검출했을 때 인터럽트 데이터를 생성하고, 인터럽트 이네이블 신호의 활성화하여 스루 데이터로부터 인터럽트 데이터로 전환하도록 함으로써 루프백 테스트에 있어서 인터럽트 테스트를 가능하게 한다.
또한, 본 발명에 의하면, 시리얼 인터페이스의 고속 테스트를 행하는 경우에도 비싼 고속 테스터는 불필요하게 되어 테스트 비용의 증대를 억지 저감 가능하게 하고 있다.

Claims (4)

  1. 인터럽트 이네이블 신호와 인터럽트 데이터를 생성하는 인터럽트 발생기;
    입력 시리얼 데이터를 입력하는 입력 버퍼;
    상기 입력 버퍼로부터 시리얼로 출력되는 스루 데이터와, 상기 인터럽트 데이터를 패럴렐 시리얼 변환하여 얻어지는 시리얼 데이터를 입력하고, 상기 인터럽트 이네이블 신호가 비활성 상태, 활성 상태일 때, 상기 스루 데이터, 상기 인터럽트 데이터를 각각 선택하여 시리얼 출력하는 셀렉터; 및
    상기 입력 시리얼 데이터로부터, 상기 스루 데이터에 대하여 상기 인터럽트 데이터를 미리 결정된 위치에 머지하도록 지시하는 정보를 검출했을 때, 상기 인터럽트 발생기에 대하여 상기 인터럽트 데이터의 생성과 상기 인터럽트 이네이블 신호의 활성화를 지시하도록 제어하는 회로를 구비하고 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 스루 데이터에 대하여 상기 인터럽트 데이터를 미리 정해진 위치에 머지하도록 지시하는 정보를, 대향 장치가 수신하는 입력 시리얼 데이터에 삽입하여 상기 대향 장치에 송신하는 회로를 구비하고 있는 것을 특징으로 하는 반도체 장치.
  3. 복수의 채널의 각각이
    시리얼 데이터를 입력하는 입력 버퍼 회로;
    상기 입력 버퍼 회로에 입력된 시리얼 데이터를 패럴렐 데이터로 변환하는 시리얼 패럴렐 변환 회로;
    동기 조정용 프레임을 검출하여 채널 사이의 프레임 동기를 취하는 프레임 동기 회로;
    상기 프레임 동기 회로로부터 스큐 정보를 받고, 인터럽트 이네이블 신호와 인터럽트 프레임의 스큐의 보정을 행하는 스큐 보정 회로;
    상기 스큐 보정 회로로부터의 인터럽트 프레임을 시리얼 데이터로 변환하는 패럴렐 시리얼 변환 회로; 및
    상기 패럴렐 시리얼 변환 회로로부터의 인터럽트 프레임과 상기 입력 버퍼 회로로부터의 스루 프레임을 받고, 상기 스큐 보정 회로로부터의 인터럽트 이네이블 신호가 활성 상태일 때, 상기 인터럽트 프레임을 선택하여 출력하고, 인터럽트 이네이블 신호가 비활성 상태일 때, 상기 입력 버퍼 회로로부터의 스루 프레임을 선택하여 출력하는 셀렉터를 구비하고,
    복수의 채널에 공통으로 동기 조정용 프레임, 동기 확인용 프레임의 개시를 나타내는 스타트 딜리미터, 동기 확인용 프레임, 동기 확인용 프레임의 종료를 나타내는 엔드 딜리미터를 포함하는 패럴렐 데이터를 생성하는 동기 패턴 발생기;
    인터럽트 이네이블 신호와 인터럽트 프레임을 생성하는 인터럽트 패턴 발생기; 및
    상기 프레임 동기 회로에서 프레임 동기된 패럴렐 데이터로부터 스타트 딜리미터를 검출하면, 검출 플래그를 상기 인터럽트 패턴 발생기에 출력하는 제 1 패턴 모니터를 구비하고,
    상기 인터럽트 패턴 발생기는 상기 제 1 패턴 모니터로부터의 검출 플래그를 받고 상기 인터럽트 이네이블 신호와 인터럽트 프레임을 생성하며,
    추가로,
    스루 데이터와 인터럽트 데이터를 머지한 패턴을 기대값 패턴과 비교하고 비교 판정 결과를 출력하는 제 2 패턴 모니터를 구비하고 있는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 기재된 상기 반도체 장치를 적어도 두 개 준비하고,
    하나의 상기 반도체 장치에 있어서,
    상기 동기 패턴 발생기에서 동기 조정용 프레임, 스타트 딜리미터, 동기 확인용 프레임, 엔드 딜리미터를 포함하는 패럴렐 데이터를 생성하고,
    상기 스큐 보정 회로에서는 스큐 보정은 행하지 않고, 상기 패럴렐 데이터를 상기 패럴렐 시리얼 변환 회로에 송신하여 패럴렐 시리얼 변환하고, 상기 셀렉터는 상기 패럴렐 시리얼 변환 회로로부터의 시리얼 데이터를 선택하며, 출력 버퍼 회로로부터, 다른 반도체 장치의 대응하는 채널의 입력 버퍼 회로에 송신하고,
    하나의 상기 반도체 장치에 대향 배치되는 다른 상기 반도체 장치에 있어서,
    하나의 상기 반도체 장치로부터 수신한 시리얼 데이터를 상기 입력 버퍼 회 로에서 수취하고, 상기 시리얼 패럴렐 변환 회로에서 패럴렐 데이터로 변환하며,
    상기 프레임 동기 회로에서 동기 조정용 프레임 검출하여 채널 사이에서의 프레임 동기를 행하고,
    상기 제 1 패턴 모니터에서는, 프레임 동기된 패럴렐 데이터로부터 스타트 딜리미터를 검출하면, 검출 플래그를 상기 인터럽트 패턴 발생기에 송신하고,
    상기 인터럽트 패턴 발생기는 상기 검출 플래그를 수신하면 인터럽트 프레임을 생성하고, 소정 시간 경과 후, 인터럽트 이네이블 신호를 활성화하여 상기 스큐 보정 회로에 송신하고,
    상기 스큐 보정 회로는 인터럽트 프레임에 대하여, 상기 프레임 동기 회로에서의 동기 처리에서 흡수한 채널간 스큐를 상쇄하고, 상기 패럴렐 시리얼 변환 회로에 송신하며,
    상기 패럴렐 시리얼 변환 회로는 시리얼 데이터를 송신하고, 상기 셀렉터는 인터럽트 이네이블 신호에 의해 스루 프레임과 인터럽트 프레임을 전환하고,
    상기 출력 버퍼 회로는 상기 셀렉터에서 선택된 시리얼 데이터를 상기 하나의 반도체 장치의 대응하는 채널의 입력 버퍼 회로에 송신하고,
    하나의 상기 반도체 장치에 있어서,
    상기 입력 버퍼 회로에서 수신한 시리얼 데이터를 상기 시리얼 패럴렐 변환 회로에서 패럴렐 데이터로 변환하고,
    상기 프레임 동기 회로에서 동기 조정용 프레임을 검출하여 채널간의 프레임 동기를 행하고,
    상기 제 2 패턴 모니터는 스루 프레임의 패턴과 기대값 패턴의 비교를 행하고, 스타트 딜리미터의 검출 후, 소정 시간 후에 인터럽트 프레임을 기대값 패턴과 비교하고, 스루 프레임과 인터럽트 프레임의 양쪽의 판정을 행하며, 판정 결과를 상대적으로 저속 신호로 변환하여 출력 단자로부터 출력하는 것을 특징으로 하는 반도체 장치 시스템.
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