KR20070017784A - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

Info

Publication number
KR20070017784A
KR20070017784A KR1020050072366A KR20050072366A KR20070017784A KR 20070017784 A KR20070017784 A KR 20070017784A KR 1020050072366 A KR1020050072366 A KR 1020050072366A KR 20050072366 A KR20050072366 A KR 20050072366A KR 20070017784 A KR20070017784 A KR 20070017784A
Authority
KR
South Korea
Prior art keywords
film
etching
etching mask
manufacturing
etched
Prior art date
Application number
KR1020050072366A
Other languages
English (en)
Other versions
KR101157148B1 (ko
Inventor
박정민
김장수
이희국
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050072366A priority Critical patent/KR101157148B1/ko
Priority to US11/430,414 priority patent/US7763415B2/en
Publication of KR20070017784A publication Critical patent/KR20070017784A/ko
Application granted granted Critical
Publication of KR101157148B1 publication Critical patent/KR101157148B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 반도체 장치의 제조방법을 제공한다. 본 발명의 제조방법에 의하면, 기판상의 피식각막에 리플로우 가능한 제1 식각 마스크를 형성하여 상기 피식각막을 패터닝한 후, 제1 식각 마스크를 리플로우하여 제2 식각 마스크를 형성하고 상기 피식각막을 패터닝한다. 본 발명에 의하면, 피식각막을 상이한 패턴으로 패터닝하는데 리플로우 공정을 적용하므로 전체적인 공정이 크게 단축된다.
기판, 패턴, 리플로우, 액정

Description

반도체 장치의 제조방법{Method of Fabricating Semiconductor Device}
도 1a 내지 도 1d는 일반적인 막의 패터닝 과정을 설명하는 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 설명하는 단면도,
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하는 단면도,
도 4는 본 발명의 또 다른 실시예에 따른 박막트랜지스터 제조방법이 적용된 액정표시장치를 도시한 평면도,
도 5a 내지 도 5i는 도 4의 박막트랜지스터 제조방법을 설명하는 단면도이다.
♧도면의 주요부분에 대한 부호의 설명♧
30,50,100 -- 기판 31,51 -- 제1 피식각막
32,52 -- 제2 피식각막 41,61,151 -- 제1 감광막 패턴
42,62,152 -- 제2 감광막 패턴 110 -- 게이트 전극
120 -- 게이트 절연막 130 -- 반도체막
131 -- 액티브막 132 -- 저항성 접촉막
141 -- 소오스 전극 142 -- 드레인 전극
T -- 박막트랜지스터
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 신규한패터닝 기술이 적용된 반도체 장치의 제조방법에 관한 것이다.
데이터를 저장하는 메모리셀은 각종 소자가 결합되어 형성된다. 가령 대표적인 메모리 장치인 디램의 경우 메모리셀은 1개의 트랜지스터와 1개의 커패시터로 구성된다. 즉, 디램은 기판상에 메모리셀과 각종 배선이 배치되어 이루어지며, 이를 위해 기판상에 소자 등을 구성하는 절연막이나 도전막을 형성한 후 이들을 적절히 패터닝하는 과정이 필요하다. 이는 다른 전자 제품에 대해서도 마찬가지이며, 가령 액정을 사용하여 영상을 표시하는 액정표시장치의 경우에도 기판상에 각 화소당 형성되는 박막트랜지스터나 각종 배선을 형성하기 위한 패터닝 과정이 필요하다.
일반적으로 특정한 막에 대한 패터닝은 막의 특정 부분을 식각하여 제거하는 것으로 이루어지며, 이 때 막상에 식각 마스크가 형성되어 상기 막에서 제거될 부분은 상기 식각 마스크에 의해 노출된다. 상기 식각 마스크는 감광막을 형성한 후 이를 포토 마스크로 노광하여 형성될 수 있으며, 가령 기판상에 다층막이 형성되고 각 막에 대해 상이한 패턴을 형성하는 경우 일반적으로 각 막의 수만큼 포토 마스크가 필요하다. 보다 구체적인 패터닝 과정에 대해서는 도면을 참조하여 살펴본다.
도 1a 내지 도 1d는 일반적인 막의 패터닝 과정을 설명하는 단면도이다.
도 1a를 참조하면, 기판(10)상에 패터닝 대상인 제1 피식각막(11)과 제2 피식각막(12)이 형성되어 있다. 여기서 피식각막(11,12)은 금속막이나 절연막 등 공정 대상에 따라 어느 것이든 될 수 있다. 제2 피식각막(12)상에는 식각 마스크로 사용되는 제1 감광막 패턴(21)이 형성된다. 제1 감광막 패턴(21)은 통상의 포토리소그라피 공정에 따라, 감광막을 제2 피식각막(12)상에 도포한 후 이를 포토 마스크를 통과한 빛에 노광하여 노광된 부분을 제거함으로써 형성된다.
도 1b를 참조하면, 제1 감광막 패턴(21)에 따라 노출되는 제1 피식각막(11) 및 제2 피식각막(12)이 제거된다. 식각 후 제1 감광막 패턴(21)이 제거되며 제1 피식각막(11)과 제2 피식각막(12)은 모두 제1 감광막 패턴(21)에 따라 패터닝된다.
도 1c를 참조하면, 제2 피식각막(12)상에 제2 감광막 패턴(22)이 형성된다. 제2 감광막 패턴(22) 또한 통상의 포토리소그라피 공정을 통하여 형성될 수 있으며, 이 때 별도의 포토 마스크가 사용된다.
도 1d를 참조하면, 제2 감광막 패턴(22)을 이용하여 제2 피식각막(12)이 식각되며, 이 후 제2 감광막 패턴(22)이 제거된다. 결과적으로 제1 피식각막(11)은 제1 감광막 패턴(21)에 따라 패터닝되며 제2 피식각막(12)은 제2 감광막 패턴(22)에 따라 패터닝된다. 즉, 두 개의 막(11,12)을 상이하게 패터닝하기 위해 두 가지 상이한 감광막 패턴(21,22)이 사용되며 이를 위해 2회의 포토리소그라피 공정이 진행된다. 또한 각 포토리소그라피 공정에는 포토 마스크가 사용되므로 2매의 포토 마스크가 필요하다.
도 1a 내지 도 1d에 도시한 방법과 달리, 기판상에 제1 피식각막을 형성하여 이를 제1 감광막 패턴에 따라 패터닝하고, 다시 제2 피식각막을 형성하여 이를 제2 감광막 패턴에 따라 패터닝할 수도 있다. 이 경우에도 두 가지 상이한 패턴을 구현하기 위해 두 가지 상이한 감광막 패턴이 필요하다. 이와 같이 일반적으로 패터닝시에는 패턴의 수와 동수의 감광막 패턴이 필요하며, 이를 위해 패턴의 수와 동수의 포토리소그라피 공정이 진행되어야 하므로, 복수의 패턴을 형성하기 위해서는 복잡한 공정이 필요하게 된다.
본 발명은 상기한 사정을 감안한 것으로, 본 발명이 이루고자 하는 기술적 과제는 복수의 패턴을 형성하면서도 공정 절차를 단축할 수 있는 반도체 장치의 제조방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치의 제조방법을 제공한다. 본 발명은 리플로우 특성을 이용하여 서로 상이한 식각 마스크가 형성된다.
구체적인 본 발명의 실시예에 의하면, 기판상에 적어도 하나의 피식각막을 형성하고; 상기 피식각막상에 리플로우 가능한 제1 식각 마스크를 형성하고; 상기 제1 식각 마스크를 이용하여 상기 피식각막을 패터닝하고; 상기 제1 식각 마스크를 리플로우하여 제2 식각 마스크를 형성하고; 상기 제2 식각 마스크를 이용하여 상기 피식각막을 패터닝하는 것을 포함한다. 여기서 리플로우 가능한 제1 식각 마스크는 감광막을 패터닝하여 형성될 수 있다. 상기 리플로우는 상기 제1 감광막 패턴에 대한 열처리를 통하여 유도되며, 상기 열처리는 120 ~ 140℃에서 진행할 수 있다.
또한 본 발명의 다른 실시예에 의하면 액정표시장치의 각 화소당 스위칭 소자로 사용되는 박막트랜지스터가 용이하게 형성될 수 있다.
구체적인 박막트랜지스터의 제조방법은, 기판상에 게이트 전극 및 게이트 절연막을 형성하고; 상기 게이트 절연막상에 반도체막 및 도전막을 형성하고; 상기 도전막상에 리플로우 가능한 제1 식각 마스크를 형성하고; 상기 제1 식각 마스크를 이용하여 상기 도전막을 패터닝하여 소오스 전극과 드레인 전극을 형성하고; 상기 제1 식각 마스크를 리플로우하여 제2 식각 마스크를 형성하고; 상기 제2 식각 마스크를 이용하여 상기 반도체막을 패터닝하는 것을 포함한다.
여기서 제1 식각 마스크를 이용하여 도전막을 패터닝하면 소오스 전극과 드레인 전극이 형성된다. 또한 제1 식각 마스크를 리플로우 하여 제2 식각 마스크로 만들고, 상기 제2 식각 마스크를 이용하여 반도체막을 패터닝한다. 상기 반도체막은 불순물 이온을 포함하는 저항성 접촉막을 포함하며, 이는 소오스 전극과 드레인 전극의 사이에서 분리된다. 그런데 제2 식각 마스크는 제1 식각 마스크를 리플로우하여 형성되므로, 각 영역별로 두께가 균일하지 않다. 따라서 제2 식막 마스크의 전면을 균일하게 소정 두께로 제거하면 소오스 전극과 드레인 전극 사이의 제2 식각 마스크가 얇게 형성된 부분만이 제거되도록 할 수 있다. 이와 같은 상태에서 재차 반도체막에 대한 식각이 진행되면 저항성 접촉막이 분리되게 형성된다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한다. 다만 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것이다. 따라서 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 또한 하기 실시예와 함께 제시된 도면들에 있어서, 층 및 영역들의 크기는 명확한 설명을 강조하기 위해서 간략화되거나 다소 과장되어진 것이며, 도면상에 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 설명하는 단면도이다.
도 2a를 참조하면, 기판(30)상에 제1 피식각막(31)과 제2 피식각막(32)이 형성된다. 기판(30)은 각종 소자나 배선이 형성되는 곳으로 실리콘 등의 반도체 기판이거나 또는 액정표시장치 등에 사용되는 유리 기판일 수 있다. 제1 피식각막(31)과 제2 피식각막(32)은 식각을 통하여 패터닝되는 막으로 금속막 또는 절연막 등이 해당될 수 있다. 도 2a에서, 기판(30)상에 제1 피식각막(31)과 제2 피식각막(32)만이 형성된 것으로 도시되어 있으나, 기판(30)과 제2 피식각막(32) 사이 또는 제1 피식각막(31)과 제2 피식각막(32) 사이에는 다른 막들이 개재될 수 있다.
제1 피식각막(31)상에는 리플로우 가능한 식각 마스크가 형성된다. 상기 리 플로우 가능한 식각 마스크는 감광막을 이용하여 형성될 수 있다. 즉, 통상의 감광막을 이용한 포토리소그라피 공정에 따라, 감광막을 제1 피식각막(31)상에 도포한 후 이를 포토 마스크를 통과한 빛에 노광하여 노광된 부분을 제거함으로써 제1 감광막 패턴(41)이 형성된다.
도 2b를 참조하면, 제1 감광막 패턴(41)을 식각 마스크로 사용하여 제1 피식각막(31)이 식각된다. 제1 피식각막(31) 중, 제1 감광막 패턴(41)의 하부에 가려지는 부분이 잔류하며 외부에 노출된 부분이 제거된다. 식각 방법은 제1 피식각막(31)의 종류에 따라 습식법이나 건식법 또는 이들을 병합한 방법 등이 모두 적용될 수 있다.
도 2c를 참조하면, 제1 감광막 패턴(41)에 리플로우를 유발하여 제2 감광막(42) 패턴이 형성된다. 여기서 리플로우는 굽기(bake) 등의 열처리를 통하여 유발될 수 있다. 열처리 온도가 너무 낮으면 감광막이 유동성을 갖기가 어렵고, 열처리 온도가 너무 높으면 유동성의 측면에서는 유리하지만 패터닝이 완료된 후 감광막을 제거(strip)하기가 용이하지 않다. 위와 같은 사정을 감안하면 대략 120 ~ 140℃ 정도의 온도 범위에서 열처리가 진행됨이 바람직하다.
열처리가 진행되면, 제1 감광막 패턴(41)의 감광막이 열을 받아 유동성을 갖게 되어 제1 피식각막(31)상에서 이동한다. 이와 같이 리플로우에 의해 형성되는 제2 감광막 패턴(42)은 제1 감광막 패턴(41)이 형성되었던 위치에 그대로 형성될 수 있다. 또한 제2 감광막 패턴(42)은 상기한 위치외에 감광막이 유동으로 확장된 곳에도 형성될 수 있어, 전체적으로 제2 감광막 패턴(42)은 제1 감광막 패턴(41)과 상이하게 된다.
도 2d를 참조하면, 제2 감광막 패턴(42)을 식각 마스크로 제2 피식각막(32)이 식각된다. 도 2c에 도시된 바와 같이, 제2 감광막 패턴(42)은 식각 후 잔류하는 제1 피식각막(31)의 측벽을 덮도록 확장될 수 있으며 이로 인하여 제2 피식각막(32)이 식각되는 동안 제1 피식각막(31)이 불필요하게 식각되는 것이 방지될 수 있다. 식각이 완료되면, 기판(30)상의 제1 피식각막(31)과 제2 피식각막(32)은 각각 제1 감광막 패턴(41)과 제2 감광막 패턴(42)에 따라 상이하게 패터닝된다. 이 후 제2 감광막 패턴(42)이 에싱(ashing) 등의 방법으로 제거된다.
도 1d와 도 2d를 비교하면, 두 가지 막이 상이하게 패터닝된다는 점에서는 동일하다. 그러나 중간 과정에서는 큰 차이가 있는데, 전자는 제1 감광막 패턴과 제2 감광막 패턴에 대해서 각각 포토리소그라피 공정이 진행되지만 후자는 1회의 포토리소그라피 공정만이 진행된다. 한 번의 포토리소그라피 공정 진행시, 감광막을 도포하고 굽기(soft bake)를 진행한 후 노광 및 현상과 굽기(hard bake)가 진행된다. 그런데 종래 기술에서는 위와 같은 절차를 두 번 반복해야 하지만, 본 발명에 의하면 위와 같은 절차는 한 번으로 충분하므로 공정 절차가 크게 단축된다. 또한 종래 기술에서는 노광 공정시 각 감광막 패턴을 형성하기 위해 2매의 포토 마스크가 필요하지만, 본 발명에서는 제1 감광막 패턴에 대한 포토 마스크만 필요하므로 포토 마스크의 수도 줄일 수 있다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하는 단면도이다.
도 3a를 참조하면, 먼저 도 2a 내지 도 2c를 참조하여 설명한 방법에 따라 공정이 진행된다. 즉, 기판(50)상에 제1 피식각막(51)과 그 하부의 제2 피식각막(52)이 형성되고, 제1 감광막 패턴(점선 표시)(61)을 이용하여 제1 피식각막(51)이 패터닝된 후, 제1 감광막 패턴(61)을 리플로우 하여 제2 감광막 패턴(62)이 형성된다.
그런데 리플로우에 의해 형성되는 제2 감광막 패턴(62)은 제1 감광막 패턴(61)이 형성되었던 위치(이하 제1 영역이라 한다.)(62a)와 제1 영역외에 다른 위치(이하 제2 영역이라 한다.)(62b)로 확장되어 형성될 수 있다. 따라서 제2 감광막 패턴(62)의 상하 두께는 전체적으로 균일하게 형성되지는 않는다. 특히, 상기 제2 영역(62b) 중에는 제1 영역(62a) 사이에 상호 분리되었던 제1 감광막 패턴(61)이 리플로우로 합쳐지게 되는 부분(점선 원으로 표시)이 포함되는데, 상기한 영역에서의 감광막의 상하 두께는 다른 부분에 비해 매우 얇게 형성된다. 위와 같이 제2 감광막 패턴(62)은 영역별로 상하 두께가 상이하게 형성되기 때문에, 이하에서 살펴보듯 이러한 점은 피식각막(51,52)의 패터닝시 활용될 수 있다.
도 3b를 참조하면, 제2 감광막 패턴(62)을 식각 마스크로 제2 피식각막(52)이 식각되며, 그 결과 기판(50)상의 제1 피식각막(51)과 제2 피식각막(52)은 상이하게 패터닝된다.
도 3c를 참조하면, 제2 감광막 패턴(62)이 전체적으로 균일한 두께로 제거된다. 여기서 제2 감광막 패턴(62)은 각 영역별로 상하 두께가 일정하지 않기 때문에두께가 얇은 부분의 하부에 위치하는 제2 피시각막(52)이 노출된다. 제2 피식각막 (52)이 노출되는 부위는 제2 감광막 패턴(62)의 영역별 두께 분포 및 제2 감광막 패턴(62)을 제거하는 두께에 따라 정해진다. 즉, 본 단계에 따라 제2 피식각막(52) 중 필요한 영역만이 노출되도록 적절하게 제어될 수 있으며, 본 단계에 따라 변형된 제2 감광막 패턴(62')이 형성된다.
도 3d를 참조하면, 상기 변형된 제2 감광막 패턴(62')을 식각 마스크로 제2 피식각막(52)이 식각된다. 그런데 도 3c에서 설명된 단계에서, 제2 감광막 패턴(62)을 조금만 제거해도 상기 제2 영역(62b)과 중첩되는 위치에 속하는 제2 피식각막(52) 일부가 노출될 수 있으며, 따라서 상기 단계는 본 단계에 포함되어 연속적으로 진행될 수 있다. 가령 제2 피식각막(52)이 건식법으로 식각될 수 있고 제2 감광막 패턴(62)과 제2 피식각막(52)이 상호 식각 선택성이 있다면, 제2 감광막 패턴(62)을 소정 두께 제거한 후 공정 가스를 달리하여 제2 피식각막(52)에 대한 식각이 연속적으로 진행될 수 있다. 나아가 제2 감광막 패턴(62)을 식각 마스크로 제2 피식각막(52)을 식각하는 단계(도 3b) 또한 상기한 단계(도 3c 및 도 3d)에 포함되어 연속적으로 진행될 수 있다.
도 3e를 참조하면, 제2 감광막 패턴(62')이 제거된다. 최종적으로 제1 피식각막(51)과 제2 피식각막(52)은 상이하게 패터닝되며 제2 피식각막(52)은 막 두께가 전체적으로 균일하지 않게 될 수 있다.
이상에서 살펴 본 바와 같이, 본 발명은 감광막의 리플로우를 이용하여 포토리소그라피 공정 회수 및 포토 마스크의 수를 줄이면서도 다양한 패턴이 형성될 수 있는 장점이 있다. 도면에 구체적으로 도시하지는 않았지만, 패터닝 대상 막은 2가지로 한정될 필요는 없으며 3가지 이상의 복수의 피식각막에 대해서도 본 발명이 확장될 수 있다.
이하에서는 본 발명의 제조 방법이 구체적인 반도체 장치에 적용되는 예를 살펴보고자 한다. 상기 반도체 장치로 액정을 이용하여 영상을 표시하는 액정표시장치(LCD; Liquid Crystal Display device)에 사용되는 박막트랜지스터를 살펴볼 것이나, 본 발명의 제조 방법이 다른 반도체 장치에도 적용될 수 있음은 자명하다.
액정표시장치는 인가 전압에 따라 액체와 결정의 중간 상태 물질인 액정(liquid crystal)의 광투과도가 변화하는 특성을 이용하여, 입력되는 전기 신호를 시각 정보로 변화시켜 영상을 전달하는 표시장치이다. 액정표시장치는 전극이 구비된 두 개의 기판과 상기 기판 사이에 주입되는 액정으로 구성된다. 상기 두 개의 기판에는 각각 상이한 전압이 인가되어 액정에 전계를 가하게 되며, 이 때 액정 분자들의 배열이 변경되어 광투과도가 변하게 된다. 이와 같은 액정표시장치는 동일한 화면 크기를 갖는 다른 표시장치에 비하여 무게가 가볍고 부피가 작으며 작은 전력으로 동작하여 최근 널리 보급되고 있다.
도 4는 본 발명의 또 다른 실시예에 따른 박막트랜지스터 제조방법이 적용된 액정표시장치를 도시한 것으로, 화소 영역이 형성되는 기판을 도시한 평면도이다.
도 4를 참조하면, 기판(100)상에는 복수의 게이트 라인(GL)과 데이터 라인(DL)이 가로와 세로로 교차하여 형성된다. 상기 게이트 라인(GL)과 데이터 라인(DL)이 교차로 구분되는 영역이 화소 영역에 해당되며, 각 화소 영역에는 박막트랜 지스터(T)와 화소전극(150)이 구비된다.
위와 같이 구성된 액정표시장치의 동작은 다음과 같다. 먼저 상기 게이트 라인(GL)에 게이트 온 신호가 인가되어 박막트랜지스터(T)가 턴온되면 데이터 라인(DL)의 데이터전압이 박막트랜지스터(T)를 통하여 화소전극(150)에 인가된다. 이 때 상기 화소전극(150)의 상측으로는 공통전극이 형성된 별도의 기판(미도시)이 구비되는데, 상기 공통전극에 레퍼런스 전압이 인가되어 양 전극에 인가된 전압차에 해당하는 전계에 의해 액정 분자의 배열이 변경된다.
도 4에 도시된 바와 같이, 액정표시장치에 사용되는 박막트랜지스터(T)는 각 화소마다 구비되어 각 화소를 독립적으로 구동하는 스위칭 동작을 수행한다. 상기 박막트랜지스터(T)는 게이트 라인(GL)이 연장된 게이트 전극(110)과, 데이터 라인(DL)이 연장된 소오스 전극(141)과, 소오스 전극(141)과 대향되는 드레인 전극(142)을 포함한다. 액정표시장치는, 게이트 전극(110)이 소오스 전극(141) 또는 드레인 전극(142) 보다 하부에 위치하는 바텀 게이트(bottom gate) 구조 또는 반대의 탑 게이트(top gate) 구조로 구분된다. 하기의 실시예에서는 바텀 게이트 구조의 박막트랜지스터(T)를 제조하는 방법이 개시된다. 종래 기술에 따라 바텀 게이트형의 박막트랜지스터(T)를 제조하기 위해서는 5매의 포토 마스크가 필요하며, 최근에는 슬릿 마스크를 이용한 4매 공정이 개발되었다. 본 발명의 리플로우를 이용한 방법에 따르면 총 4매의 포토 마스크가 필요하다. 이는 슬릿 마스크 공정과 동수의 포토 마스크가 사용된 것이지만, 슬릿 마스크 공정 보다는 실시가 용이하며 공정수도 단축되는 장점이 있다.
도 5a 내지 도 5i는 도 4의 박막트랜지스터 제조방법을 설명하는 단면도이며, 도 4의 A-A' 라인을 기준으로 한 것이다.
도 5a를 참조하면, 기판(100)상에 게이트 전극(110) 및 게이트 절연막(120)이 형성된다. 기판(100)은 주로 유리 등의 재질로 된 투명성 절연 기판이 사용된다. 게이트 전극(110)은 기판(100)상에 크롬(Cr) 등의 금속으로 된 도전막이 스퍼터링 방법으로 증착된 후 상기 도전막을 패터닝하여 형성된다. 게이트 절연막(120)은 주로 실리콘 질화막이 사용되며, 실리콘 질화막은 화학기상증착법으로 형성될 수 있다. 여기서 게이트 전극(110)을 형성하기 위하여 도전막을 패터닝할 때 1매의 포토 마스크가 소요된다.
도 5b를 참조하면, 게이트 절연막(120)상에 반도체막(130)과 도전막(140)이 형성된다. 반도체막(130)은 주로 비정질 실리콘이 사용되며, 박막트랜지스터의 채널이 형성되는 영역을 포함하는 액티브층(131)과 불순물 이온을 포함하여 전도성을 갖는 저항성 접촉층(132)으로 이루어진다. 상기 도전막(140)은 게이트 전극(120)과 동일한 재질로서 스퍼터링 방법으로 증착될 수 있으며, 이는 소오스 전극과 드레인 전극을 형성하기 위한 것이다.
도 5c를 참조하면, 도전막(140)상에 리플로우 가능한 식각 마스크가 형성된다. 상기 리플로우 가능한 식각 마스크는 감광막으로 형성될 수 있으며, 통상의 포토리소그라피 공정에 따라 감광막을 도전막(140)상에 도포한 후 이를 포토 마스크를 통과한 빛에 노광하여 빛에 노출된 부분을 제거하면 제1 감광막 패턴(151)이 형성된다.
도 5d를 참조하면, 제1 감광막 패턴(151)을 마스크로 도전막(140)이 식각되고 소오스 전극(141)과 드레인 전극(142)이 형성된다. 여기서 도전막(140)은 습식법으로 식각되며, 소오스 전극(141)과 드레인 전극(142)은 게이트 전극(110)과 일부 중첩되는 위치에 형성될 수 있다.
도 5e를 참조하면, 제1 감광막 패턴(151)에 리플로우를 유발하여 제2 감광막 패턴(152)이 형성된다. 여기서 리플로우는 굽기(bake) 등의 열처리를 통하여 유발될 수 있다. 이 때 열처리 온도가 너무 낮으면 감광막이 유동성을 갖기가 어렵고, 열처리 온도가 너무 높으면 유동성의 측면에서는 유리하지만 패터닝이 완료된 후 감광막을 제거(strip)하기가 용이하지 않다. 위와 같은 사정을 감안하면 대략 120 ~ 140℃ 정도의 온도 범위에서 열처리가 진행됨이 바람직하다.
앞선 실시예에서 살펴 본 바와 마찬가지로, 리플로우에 의해 형성되는 제2 감광막 패턴(152)은 제1 감광막 패턴(151)이 형성되었던 위치(이하 제1 영역이라 한다.)(152a)와 제1 영역외에 다른 위치(이하 제2 영역이라 한다.)(152b)로 확장되어 형성될 수 있다.
따라서 제2 감광막 패턴(152)의 상하 두께는 전체적으로 균일하게 형성되지는 않는다. 특히, 상기 제2 영역(152b) 중에는 제1 영역(152a) 사이에 상호 분리되었던 제1 감광막 패턴(151)이 리플로우로 합쳐지게 되는 부분(점선 원으로 표시)이 포함되는데, 상기한 영역에서의 감광막의 상하 두께는 다른 부분에 비해 매우 얇게 형성된다. 여기서 제1 영역(152a)은 소오스 전극(141)과 드레인 전극(142)이 형성되는 위치에 해당하고 제2 영역(152b)은 소오스 전극(141)과 드레인 전극(142)의 사이의 위치를 포함한다.
도 5f를 참조하면, 제2 감광막 패턴(152)을 식각 마스크로 반도체막(130)이 식각된다. 반도체막(130)은 플라즈마 또는 반응성 이온 식각과 같은 건식법으로 식각될 수 있다.
도 5g를 참조하면, 제2 감광막 패턴(152)이 균일하게 소정 두께만큼 제거되며, 이는 제2 감광막 패턴(152) 중 소오스 전극(141)과 드레인 전극(142) 사이 제2 영역(152b)의 상하 두께가 얇은 부분이 모두 제거될 때까지 진행된다. 그 결과 소오스 전극(141)과 드레인 전극(142) 사이의 반도체막(130)이 노출되는 변형된 제2 감광막 패턴(152')이 형성된다.
도 5h를 참조하면, 상기 변형된 제2 감광막 패턴(152')을 식각 마스크로 반도체막(130)의 일부가 식각된다. 저항성 접촉막(131)은 노출된 부분이 모두 제거되어, 소오스 전극(141)과 드레인 전극(142)과 중첩되는 두 부분으로 분리된다. 또한 과식각이 진행되어 액티브막(132)은 노출된 부분 중 소정 두께가 제거될 수 있다. 상기 액티브막(132)은 박막트랜지스터의 소오스 전극(141)과 드레인 전극(142) 사이의 채널이 형성되는 영역을 포함하게 된다.
도 5i를 참조하면, 제2 감광막 패턴(152')이 제거되어 박막트랜지스터가 완성된다. 이 후 박막트랜지스터를 덮는 실리콘 질화막 성분의 보호막이 형성되며, 상기 보호막상의 액정에 전압을 인가하는 화소전극이 형성되는데, 이러한 과정을 거쳐, 박막트랜지스터를 포함하는 액정표시장치가 완성된다.
종래 기술에 따르면, 박막트랜지스터를 형성하기 위해 게이트 전극(110), 반 도체막(130), 소오스 전극(141)과 드레인 전극(142)을 형성하는데 각각 3매의 포토 마스크가 필요하며 또한 보호막과 화소전극의 패터닝을 위해 2매의 포토 마스크가 필요하다. 따라서 총 5매의 포토 마스크가 소요된다. 이에 비해 본 발명에서는 게이트 전극(110)을 형성하는데 1매, 반도체막(130) 및 소오스 전극(141)과 드레인 전극(142)을 형성하는데 1매의 포토 마스크가 소요되므로, 총 4매의 포토 마스크가 사용되어 포토 마스크의 수를 줄일 수 있다. 한편 최근 사용되는 슬릿 마스크 공정의 경우에도 반도체막(130) 및 소오스 전극(141)과 드레인 전극(142)이 1매의 포토 마스크로 형성된다. 슬릿 마스크 공정은 영역별로 빛을 투과하는 양이 달라지도록 설계된 슬릿 마스크가 사용된다. 상기 슬릿 마스크를 이용하면 영역별로 두께가 상이한 감광막 패턴이 형성되며, 상기 감광막 패턴을 균일한 두께로 제거하면 두께가 두꺼운 부분만 남게되어 또 다른 감광막 패턴이 형성될 수 있다. 결국 1매의 포토 마스크로 두 가지 상이한 감광막 패턴이 형성될 수 있지만, 슬릿 포토리소그라피 공정 기술의 어려움으로 불량율이 증가하고 수율이 감소하는 등의 문제가 있다.
이에 비해 본 발명은 슬릿 마스크를 사용하지 않으므로 실시가 용이하며 양품율을 증가시킬 수 있다. 또한 본 발명에 따르면 공정이 단순화될 수 있다. 도 4e에서 제2 감광막 패턴(152) 중 소오스 영역(141)과 드레인 영역(142) 사이에 형성되는 부분은 두께가 매우 얇기 때문에, 제2 감광막 패턴(152)을 균일한 두께로 제거하는 단계(도 5g)는 반도체막(130)에 대한 식각 단계(도 5h)에 포함되어 연속적으로 진행될 수 있다. 즉, 반도체막(130)은 건식법으로 식각되므로, 제2 감광막 패턴(152)의 일부가 게거된 후 공정 가스를 달리하여 반도체막(130)에 대한 식각이 진행될 수 있다. 나아가 제2 감광막 패턴(152)에 따라 게이트 전극(120)과 중첩되는 부분만 남기고 반도체막(130)이 식각되는 단계(도 5f)도 상기한 단계에 포함되어 연속적으로 진행될 수 있다.
이상에서 살펴 본 바와 같이, 본 발명에 의하면 감광막의 리플로우를 통하여 단일한 포토 마스크를 사용하고도 복수의 감광막 패턴이 형성될 수 있다. 이 때 리플로우는 열처리를 통하여 유발되며 열처리 온도에 제한은 없다. 다만 감광막의 유동성 및 스트립 공정의 측면에서는 120 ~ 140℃ 온도 범위에서 진행되는 것이 유리하다. 일반적인 감광막은 150℃ 이상의 고온에서 리플로우가 발생되는데, 이하에서는 120 ~ 140℃ 온도 범위에서는 용이하게 리플로우가 발생될 수 있는 감광막, 즉 포토레지스트에 대하여 살펴본다. 다만 이하에서 살펴 볼 포토레지스트는, 본 발명외에도 슬릿 마스크를 이용하는 4매 공정이나 기타 다양한 포토리소그라피 공정에 유용하게 사용될 수 있을 것이다.
포토레지스트는 막을 형성하는 고분자 수지와 상기 고분자 수지를 녹이는 유기 용매와 빛에 민감한 반응을 나타내는 감광성 화합물 및 기타 내열성 첨가제를 포함한다. 포토레지스트가 120 ~ 140℃의 온도 범위에서 유동성을 갖기 위해서는 분자간 인력이 약해지도록 조성됨이 바람직하다. 포토레지스트가 고분자 수지 5 ~ 30 중량%, 감광성 화합물 2 ~ 10 중량%, 내열성 첨가제 0.5 ~ 3 중량%, 유기 용매 60 ~ 90 중량% 로 구성되었을 때, 상기 온도 범위에서 우수한 리플로우 특성을 가짐을 하기의 실험예와 같이 확인하였다. 여기서 상기 고분자 수지는 노볼락 (novolak) 수지가, 상기 감광성 화합물은 디아지드계 화합물이, 상기 내열성 첨가제는 비스페놀계 화합물이, 상기 유기 용매는 프로필렌글리콜메틸에테르아세테이트(propylene glycol methyl ether acetate)가 사용될 수 있다.
상기 고분자 수지는 메타 크레졸과 파라 크레졸을 포함하는 방향족 알콜과 포름알데히드를 반응시켜 합성되는 중합체이다. 상기 고분자 수지의 분자량은 2000 ~ 5000 정도로 이는 주로 분자량이 7000 ~ 8000 정도인 고분자 수지가 사용되는 경우에 비해 분자량을 크게 낮춘 것이다. 또한 상기 노볼락 수지는 메타 크레졸과 파라 크레졸의 비가 60 중량부와 40 중량부의 비로 구성될 수 있다. 이는 주로 메타 크레졸과 파라 크레졸의 비가 40 중량부와 60 중량부로 구성되었던 것을 변경한 것이며, 메타 크레졸이 50 중량부 이상으로 증가된 경우 리플로우 특성 등이 향상될 수 있다.
상기 감광성 화합물은 다음의 (화학식 1)과 같은 디아지드계 화합물로, 구체적으로 2,2’-메틸렌비스[6-[(2-하이드록시-5-메틸페닐)메틸]-4-메틸-1,2-나프토퀴논디아지드-5-설포네이트가 포함될 수 있으며 포토레지스트의 유동성을 향상시킨다.
Figure 112005043669142-PAT00001
상기 내열성 첨가제는 다음의 (화학식 2)나 (화학식 3)과 같은 비스페놀계 화합물로, 구체적으로 2,2'-메틸렌비스페놀 이나 4,4’-(1-메틸-헵틸리덴)비스페놀이 사용될 수 있으며 고분자 수지 등이 액화되는 온도를 낮춘다.
Figure 112005043669142-PAT00002
Figure 112005043669142-PAT00003
다음은 상기한 포토레지스트의 성능을 실험한 실험예이다. 하기 실험예 1 내지 실험예 4는 본 발명에 적합하도록 설정된 조성비를 갖는 포토레지스트이며 비교예 1은 일반적으로 사용되는 조성비를 갖는 포토레지스트이다.
<실험예 1>
메타 크레졸과 파라 크레졸의 비가 60 중량부와 40 중량부로 합성된 생성물의 분자량이 4000인 노볼락 수지에, 2,2’-메틸렌비스[6-[(2-하이드록시-5-메틸페닐)메틸]-4-메틸-1,2-나프토퀴논디아지드-5-설포네이트 감광성 화합물을 20 중량부로 혼합하고, 상기 혼합물을 고형분 농도가 30 중량부가 되도록 유기 용매인 프로필렌글리콜모노메틸에테르아세테이트에 용해시킨 뒤, 0.2㎛의 밀리포아 필터로 여과한 경우;
<실험예 2>
상기 실험예 1에서 노볼락 수지 분자량이 3000이고 상기 감광성 혼합물을 23 중량부로 혼합한 경우;
<실험예 3>
실험예 2와 동일하되 내열성 첨가제로 2,2'-메틸렌비스페놀 2중량부가 더 포함된 경우;
<실험예 4>
실시예 2와 동일하되 내열성 첨가제로 4,4’-(1-메틸-헵틸리덴)비스페놀 2중량부가 더 포함된 경우;
<비교예 1>
메타 크레졸과 파라 크레졸의 비가 40 중량부와 60 중량부로 합성된 생성물의 분자량이 6000인 노볼락 수지에, 감광성 화합물로서 2,3,4,4’-테트라하이드록시벤조페논-1,2-나프토퀴논디아지드-5-설포네이트와 2,3,4, -테트라하이드록시벤조페논-1,2-나프토퀴논디아지드-5-설포네이트를 50대 50 으로 배합한 화합물을 18 중량부로 혼합하고, 상기 혼합물을 고형분 농도가 30 중량부가 되도록 유기 용매인 프로필렌글리콜모노메틸에테르아세테이트에 용해시킨 뒤, 0.2㎛의 밀리포아 필터로 여과한 경우;
다음의 표 1은 상기한 실험예 및 비교예를 테스트한 결과를 나타낸 것이다.
Figure 112005043669142-PAT00004
감도는 감도 마스크를 이용하여 노광 및 현상을 진행하여 측정된다. 감도 측면에서 실험예 1 내지 실험예 4는 비교예 1과 큰 차이가 없으며, 이는 실험예 1 내지 실험예 4와 같이 조성을 변경시켜도 포토레지스트로 작용하는데 문제가 없음을 나타낸다.
접착성은, 기판상에 몰리브덴이 코팅되고 상기 코팅막이 포토레지스트에 의한 감광막 패턴으로 습식 식각되는 경우, 상기 감광막 패턴에 의해 노출되지 않은 부분 중 습식 식각으로 제거되는 부분의 길이로서 측정된다. 상기 코팅막과 감광막 패턴간 접착성이 약할수록, 감광막 패턴에 의해 노출되지 않는 부분 중 습식 식각으로 제거되는 부분의 길이도 증가한다. 표 1에서 실험예 1 내지 실험예 4가 비교예 1에 비해 접착성이 우수함이 확인된다.
내열성은, 감광막 패턴의 가장자리에서 수평면과 감광막 패턴의 형상이 이루는 각도의 탄젠트 값으로 측정된다. 감광막 패턴의 유동성이 좋으면 감광막 패턴이 넓게 퍼져서 상기 각도가 작게 나타난다. 표 1에서 고분자 수지의 분자량이 작고 특히 내열성 첨가제가 추가(실험예 3 및 실험예 4)된 경우 유동성이 더욱 증가됨이 확인된다.
이상에서 살펴 본 바와 같이, 본 발명 반도체 장치의 제조방법에 의하면 상이한 감광막 패턴을 형성하되 각 감광막 패턴과 동수의 포토리소그라피 공정을 진행하지 않고도 감광막 패턴에 대한 리플로우를 활용하여 전체 공정을 크게 단축하는 효과가 있다.

Claims (28)

  1. 기판상에 적어도 하나의 피식각막을 형성하고;
    상기 피식각막상에 리플로우 가능한 제1 식각 마스크를 형성하고;
    상기 제1 식각 마스크를 이용하여 상기 피식각막을 패터닝하고;
    상기 제1 식각 마스크를 리플로우하여 제2 식각 마스크를 형성하고;
    상기 제2 식각 마스크를 이용하여 상기 피식각막을 패터닝하는 것을 포함하는 반도체 장치의 제조방법.
  2. 제 1항에 있어서,
    상기 제1 식각 마스크는 감광막을 패터닝하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 2항에 있어서,
    상기 리플로우는 상기 제1 식각 마스크에 대한 열처리를 진행하여 유도되는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 3항에 있어서,
    상기 열처리는 120 ~ 140℃에서 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 2항 내지 제 4항 중 어느 한 항에 있어서,
    상기 감광막 형성을 위해 사용되는 포토레지스트는, 5 ~ 30 중량%의 고분자 수지, 2 ~ 10 중량% 감광성 화합물, 0.5 ~ 3 중량% 내열성 첨가제, 잔량의 유기 용매를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 5항에 있어서,
    상기 고분자 수지는 메타 크레졸과 파라 크레졸을 포함하며 분자량이 2000 ~ 5000인 노볼락 수지인 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 5항에 있어서,
    상기 감광성 화합물은 디아지드계 화합물인 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 5항에 있어서,
    상기 내열성 첨가제는 비스페놀계 화합물인 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 1항에 있어서,
    상기 피식각막은 제1 피식각막과 그 하부의 제2 피식각막을 포함하고, 상기 제1 피식각막은 제1 식각 마스크를 이용하여 패터닝하고 상기 제2 피식각막은 제2 식각 마스크를 이용하여 패터닝하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 9항에 있어서,
    상기 제2 식각 마스크는 상기 제1 식각 마스크와 동일한 위치인 제1 영역과, 상기 제1 영역에 인접하고 상기 리플로우에 의해 확장된 위치인 제2 영역에 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 10항에 있어서,
    상기 제2 피식각막은 제2 영역의 가장자리에 정렬되도록 패터닝하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 10항에 있어서,
    상기 제2 피식각막을 패터닝하는 것은,
    상기 제2 식각 마스크를 이용하여 상기 제2 피식각막을 1차 식각하고,
    상기 제2 식각 마스크를 소정 두께만큼 균일하게 제거하여 상기 제2 영역과 중첩되는 제2 피식각막의 일부를 노출하고,
    상기 제2 피식각막의 노출된 부분을 소정 두께만큼 2차 식각하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 12항에 있어서,
    상기 제2 피식각막의 1차 식각, 상기 제2 식각 마스크를 균일하게 제거하는 것 및 상기 제2 피식각막의 2차 식각은 연속적으로 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 기판상에 게이트 전극 및 게이트 절연막을 형성하고;
    상기 게이트 절연막상에 반도체막 및 도전막을 형성하고;
    상기 도전막상에 리플로우 가능한 제1 식각 마스크를 형성하고;
    상기 제1 식각 마스크를 이용하여 상기 도전막을 패터닝하여 소오스 전극과 드레인 전극을 형성하고;
    상기 제1 식각 마스크를 리플로우하여 제2 식각 마스크를 형성하고;
    상기 제2 식각 마스크를 이용하여 상기 반도체막을 패터닝하는 것을 포함하는 반도체 장치의 제조방법.
  15. 제 14항에 있어서,
    상기 제1 식각 마스크는 감광막을 패터닝하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 15항에 있어서,
    상기 리플로우는 상기 제1 식각 마스크에 대한 열처리를 진행하여 유도되는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 16항에 있어서,
    상기 열처리는 120 ~ 140℃에서 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제 15항 내지 제 17항 중 어느 한 항에 있어서,
    상기 감광막 형성을 위해 사용되는 포토레지스트는, 5 ~ 30 중량%의 고분자 수지, 2 ~ 10 중량% 감광성 화합물, 0.5 ~ 3 중량% 내열성 첨가제, 잔량의 유기 용매를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제 18항에 있어서,
    상기 고분자 수지는 메타 크레졸과 파라 크레졸을 포함하며 분자량이 2000 ~ 5000인 노볼락 수지인 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제 18항에 있어서,
    상기 감광성 화합물은 디아지드계 화합물인 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제 18항에 있어서,
    상기 내열성 첨가제는 비스페놀계 화합물인 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 제 14항에 있어서,
    상기 제2 식각 마스크는 상기 제1 식각 마스크와 동일한 위치인 제1 영역과, 상기 제1 영역에 인접하고 상기 리플로우에 의해 확장된 위치인 제2 영역에 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 제 22항에 있어서,
    상기 반도체막은 상기 제2 영역의 가장자리에 정렬되도록 패터닝되는 것을 특징으로 하는 반도체 장치의 제조방법.
  24. 제 22항에 있어서,
    상기 반도체막을 패터닝하는 것은,
    상기 제2 식각 마스크를 이용하여 상기 반도체막을 1차 식각하고,
    상기 제2 식각 마스크을 소정 두께만큼 균일하게 제거하여 상기 제2 영역과 중첩되는 반도체막의 일부를 노출하고,
    상기 반도체막의 노출된 부분을 소정 두께만큼 2차 식각하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제 24항에 있어서,
    상기 반도체막은 채널 영역이 형성되는 액티브막과 그 상부의 불순물 이온을 포함하는 저항성 접촉막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 제 25항에 있어서,
    상기 반도체막의 2차 식각은, 상기 노출된 저항성 접촉막을 제거하는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 제 24항 내지 제 26항 중 어느 한 항에 있어서,
    상기 반도체막의 1차 식각, 상기 제2 식각 마스크를 균일하게 제거하는 것 및 상기 반도체막의 2차 식각은 연속적으로 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  28. 제 14항에 있어서,
    상기 반도체막은 비정질 실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1020050072366A 2005-08-08 2005-08-08 반도체 장치의 제조방법 KR101157148B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050072366A KR101157148B1 (ko) 2005-08-08 2005-08-08 반도체 장치의 제조방법
US11/430,414 US7763415B2 (en) 2005-08-08 2006-05-09 Method of fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050072366A KR101157148B1 (ko) 2005-08-08 2005-08-08 반도체 장치의 제조방법

Publications (2)

Publication Number Publication Date
KR20070017784A true KR20070017784A (ko) 2007-02-13
KR101157148B1 KR101157148B1 (ko) 2012-06-22

Family

ID=42342887

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050072366A KR101157148B1 (ko) 2005-08-08 2005-08-08 반도체 장치의 제조방법

Country Status (2)

Country Link
US (1) US7763415B2 (ko)
KR (1) KR101157148B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100988780B1 (ko) * 2008-05-15 2010-10-20 주식회사 동부하이텍 반도체 소자의 커패시터 제조 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142388A (ja) * 2005-11-17 2007-06-07 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法
CN104617040A (zh) 2015-02-05 2015-05-13 京东方科技集团股份有限公司 一种阵列基板的制作方法、显示基板及显示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6190834B1 (en) * 1997-05-15 2001-02-20 Hitachi, Ltd. Photosensitive resin composition, and multilayer printed circuit board using the same
JP3616584B2 (ja) * 2000-06-12 2005-02-02 鹿児島日本電気株式会社 パターン形成方法及びそれを用いた表示装置の製造方法
TW511147B (en) * 2000-06-12 2002-11-21 Nec Corp Pattern formation method and method of manufacturing display using it
US6878642B1 (en) * 2000-10-06 2005-04-12 Taiwan Semiconductor Manufacturing Company Method to improve passivation openings by reflow of photoresist to eliminate tape residue
JP4718725B2 (ja) * 2001-07-03 2011-07-06 Ｎｅｃ液晶テクノロジー株式会社 液晶表示装置の製造方法
US6733949B2 (en) * 2002-04-11 2004-05-11 Clariant Finance (Bvi) Limited Novolak resin mixtures and photosensitive compositions comprising the same
KR101240643B1 (ko) * 2005-07-08 2013-03-08 삼성디스플레이 주식회사 포토레지스트 조성물, 상기 포토레지스트 조성물을 이용한 패턴의 형성 방법 및 이를 이용한 박막 트랜지스터표시판의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100988780B1 (ko) * 2008-05-15 2010-10-20 주식회사 동부하이텍 반도체 소자의 커패시터 제조 방법

Also Published As

Publication number Publication date
US20070031763A1 (en) 2007-02-08
US7763415B2 (en) 2010-07-27
KR101157148B1 (ko) 2012-06-22

Similar Documents

Publication Publication Date Title
US8563980B2 (en) Array substrate and manufacturing method
US8269232B2 (en) TFT LCD array substrate and manufacturing method thereof
JP5588740B2 (ja) Ｔｆｔ−ｌｃｄアレイ基板およびその製造方法
USRE41632E1 (en) Liquid crystal display device and method of manufacturing the same
US7718994B2 (en) Array substrates for use in liquid crystal displays and fabrication methods thereof
US8426259B2 (en) Array substrate and method for manufacturing the same
US8952384B2 (en) TFT, mask for manufacturing the TFT, array substrate and display device
KR101901045B1 (ko) 박막 트랜지스터 및 그 준비 방법, 어레이 기판, 및 디스플레이 장치
US7972949B2 (en) Electronic component and display device and a method of manufacturing the same
JPH11307778A (ja) 液晶表示装置とその製造方法
KR20010091119A (ko) 사진 식각용 장치 및 방법, 그리고 이를 이용한 액정 표시장치용 박막 트랜지스터 기판의 제조 방법
CN102902111B (zh) 形成透明电极以及制造液晶显示装置的阵列基板的方法
US6461886B1 (en) Method of manufacturing a semiconductor device
CN102608860B (zh) 光刻蚀方法、光罩组合及曝光系统
KR20100133170A (ko) 2개의 포토 마스크를 이용한 박막 트랜지스터의 제조 방법
KR101157148B1 (ko) 반도체 장치의 제조방법
JP2678044B2 (ja) アクティブマトリクス基板の製造方法
TWI410746B (zh) 光阻組合物及使用彼製造薄膜電晶體基材之方法
US8530144B2 (en) Photomask and method for fabricating source/drain electrode of thin film transistor
CN108231796B (zh) 阵列基板及其制作方法、显示装置
KR20070060290A (ko) 표시기판의 제조방법 및 이를 이용한 액정표시장치의제조방법
US7015508B2 (en) Thin film transistor structure
JP5276758B2 (ja) 液晶表示装置の作製方法
KR20060059579A (ko) 박막 트랜지스터 기판의 제조방법
KR20080032276A (ko) 표시 기판 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170601

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190529

Year of fee payment: 8