KR20070015020A - 반도체 장치 - Google Patents

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아끼노리 신도
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세이코 엡슨 가부시키가이샤
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Abstract

패드의 하방에 반도체 소자를 형성할 수 있어, 신뢰성이 높은 반도체 장치를 제공한다. 반도체 장치는, 반도체층(10)과, 상기 반도체층(10)의 상방에 형성된 층간 절연층(50, 60, 70, 80, 90)과, 상기 층간 절연층의 상방에 형성된 완충층(72, 82, 92)과, 상기 층간 절연층의 상방에 형성된 전극 패드(94)를 포함하고, 상기 완충층은, 상기 전극 패드의 적어도 일부의 끝과 평면적으로 겹치도록 형성되어 있다.
전극 패드, 반도체 소자, 반도체층, 완충층, 층간 절연층

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하는 도면.
도 2는 본 발명의 실시예에 따른 반도체 장치를 설명하는 도면.
도 3은 본 발명의 실시예에서의 완충층의 변형예를 설명하는 도면.
도 4는 본 발명의 실시예에서의 완충층의 변형예를 설명하는 도면.
도 5는 본 발명의 실시예에서의 변형예의 반도체 장치를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체층
10A, 10B : 소자 영역
20 : 소자 분리 절연층
22 : 오프셋 절연층
30 : MIS 트랜지스터
32 : 게이트 절연층
34 : 게이트 전극
36 : 불순물 영역
50, 60, 70, 80, 90 : 층간 절연층
62 : 배선층
72, 82, 92 : 완충층
94 : 전극 패드
96 : 패시베이션층
98 : 개구
100 : MIS 트랜지스터
102 : 게이트 절연층
104 : 게이트 전극
106 : 불순물 영역
108 : 오프셋 불순물 영역
[특허 문헌1] 일본 특개평11-307724호 공보
본 발명은, 반도체 장치에 관한 것이다.
종래, 패드의 하방에 MIS 트랜지스터 등의 반도체 소자를 배치하면, 본딩시의 스트레스 등에 의해, MIS 트랜지스터 등의 반도체 소자의 특성이 손상되는 경우가 있어, 반도체 칩에서, 패드 형성부와, 반도체 소자가 형성되는 영역은, 평면적으로 보아 분리하여 형성되어 있었다. 그러나, 최근의 반도체 칩의 미세화 및 고집적화에 수반하여, 패드의 하방에도 반도체 소자를 배치하는 것에 대한 요망이 생 기게 되었다. 이러한 기술의 일례가, 특허 문헌1에 개시되어 있다. 그 공보에서는, 본딩 패드의 하방에 형성된 아일런드 형상 버퍼층이 기재되어 있다.
본 발명의 목적은, 전극 패드의 하방에 소자를 형성할 수 있어, 신뢰성이 높은 반도체 장치를 제공하는 데 있다.
(1) 본 발명의 반도체 장치는,
반도체층과,
상기 반도체층의 상방에 형성된 층간 절연층과,
상기 층간 절연층의 상방에 형성된 완충층과,
상기 층간 절연층의 상방에 형성된 전극 패드를 포함하고,
상기 완충층은, 상기 전극 패드의 적어도 일부의 끝과 평면적으로 겹치도록 형성되어 있다.
전극 패드의 단부 주변에서는, 전극 패드를 형성함으로써 응력이 발생하여 스트레스가 발생한다. 그 때문에, 이 영역의 층간 절연층에서는 크랙이 발생하기 쉽고, 예를 들면, 이 영역의 하방에 MIS 트랜지스터 등의 반도체 소자가 형성되어 있는 경우, MIS 트랜지스터의 특성을 열화시키는 한가지 원인으로 될 수 있다. 따라서, 본 발명에 따른 반도체 장치에서는, 전극 패드의 적어도 일부의 끝과 평면적으로 겹치도록 형성된 완충층을 형성함으로써, 상기 문제를 회피할 수 있다.
또한, 완충층을 형성함으로써 응력을 완화할 수 있고, 그 결과, 전극 패드 하방의 층간 절연층의 기계적 강도를 충분히 크게 할 수 있다. 그 결과, 전극 패드의 하방을 소자 영역으로 할 수 있어, 소자의 집적도를 높이고, 미세화 및 신뢰성의 향상이 도모된 반도체 장치를 제공할 수 있다.
또한, 본 발명에서, 소자 영역이란, MIS 트랜지스터, 다이오드, 저항 등 각종 소자를 형성하는 영역을 말한다. 또한, 본 발명에서, 특정한 A층(이하, 「A층」이라고 함)의 상방에 형성된 특정한 B층(이하, 「B층」이라고 함)이라고 할 때, A층 위에 직접 B층이 형성된 경우와, A층 위에 다른 층을 개재하여 B층이 형성된 경우를 포함하는 의미이다.
본 발명에 따른 반도체 장치는, 또한, 하기의 양태를 취할 수 있다.
(2) 본 발명의 반도체 장치에서,
상기 완충층은, 상기 전극 패드의 끝의 연직 하방으로부터 외측에 위치하는 소정의 범위에 형성되고, 또한, 상기 완충층의 끝과 상기 전극 패드의 끝은 평면적으로 겹쳐 있을 수 있다.
(3) 본 발명의 반도체 장치에서,
상기 완충층은, 상기 전극 패드의 끝의 연직 하방으로부터 외측 및 내측에 위치하는 소정의 범위에 형성될 수 있다.
(4) 본 발명의 반도체 장치에서,
상기 완충층의 형상은, 링 형상일 수 있다.
(5) 본 발명의 반도체 장치에서,
상기 완충층은, 상기 전극 패드의 구석과 평면적으로 겹치도록 형성될 수 있 다.
(6) 본 발명의 반도체 장치에서,
상기 전극 패드는, 짧은 변과 긴 변을 갖는 직사각형 형상을 이루고, 상기 완충층은, 상기 짧은 변의 끝과 평면적으로 겹치도록 형성될 수 있다.
(7) 본 발명의 반도체 장치에서,
상기 완충층은, 금속층으로 이루어질 수 있다.
(8) 본 발명의 반도체 장치에서,
상기 전극 패드의 상방으로서, 상기 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고, 상기 전극 패드의 끝의 연직 하방으로부터 외측에 위치하는 상기 소정의 범위는, 상기 패시베이션층의 막 두께에 상당하는 거리를 가질 수 있다.
(9) 본 발명의 반도체 장치에서,
상기 개구에 형성된 범프를 포함할 수 있다.
(10) 본 발명의 반도체 장치에서,
상기 반도체층 상에 소자가 형성되고, 상기 전극 패드와 상기 소자는, 평면적으로 겹쳐 있을 수 있다.
(11) 본 발명의 반도체 장치에서,
상기 소자는, 트랜지스터일 수 있다.
<실시예>
이하, 본 발명의 실시예의 일례에 대해서, 도면을 참조하면서 설명한다.
도 1은, 본 실시예에 따른 반도체 장치를 모식적으로 도시한 단면도이고, 도 2는, 본 실시예에 따른 반도체 장치에서, 전극 패드와 완충층의 관계를 모식적으로 도시한 평면도다. 또한, 도 1의 단면은, 도 2의 X-X선을 따라 취한 단면이다.
도 1에 도시한 바와 같이, 본 실시예에 따른 반도체 장치는, 반도체층(10)을 갖는다. 반도체층(10)으로서는, 단결정 실리콘 기판, 절연층 위에 형성된 반도체층(SOI : Silicon on Insulator)으로서, 반도체층이 실리콘층, 게르마늄층 및 실리콘 게르마늄층인 기판 등을 이용할 수 있다.
반도체층(10)에는, 소자 분리 절연층(20)이 형성되어 있다. 소자 분리 절연층(20)은, STI법, LOCOS법 및 세미리세스 LOCOS법에 의해 형성되어 있을 수 있다. 또한, 도 1에는, STI법에 의해 형성된 소자 분리 절연층(20)을 나타낸다.
제1 소자 영역(10A)은, 전극 패드(94)의 하방에 형성되는 영역이다. 또한, 본 실시예에 따른 반도체 장치에서는, 또한, 제1 소자 영역(10A)의 외측에 제2 소자 영역(10B)이 형성되어 있다.
제1 소자 영역(10A)에는, MIS(Metal Insulator Semicondctor) 트랜지스터(30)가 형성되어 있다. MIS 트랜지스터(30)는, 게이트 절연층(32)과, 게이트 절연층(32) 위에 형성된 게이트 전극(34)과, 반도체층(10)에 형성된 불순물 영역(36)을 포함한다. 불순물 영역(36)은, 소스 영역 또는 드레인 영역으로 된다. 게이트 전극(34)은, 예를 들면 폴리실리콘층, 혹은 폴리사이드층 등으로 구성된다. 도 1에서는 도시하지 않지만, MIS 트랜지스터(30)는, 사이드월 절연층을 가질 수 있다.
제2 소자 영역(10B)에서는, 고내압의 MIS 트랜지스터(100)가 형성되어 있다. 구체적으로는, 제2 소자 영역(10B)에, LOCOS 오프셋 구조를 갖는 MIS 트랜지스터(100)가 형성되어 있다. MIS 트랜지스터(100)는, 반도체층(10) 내에 형성되고, 전계 완화를 위한 오프셋 절연층(22)과, 반도체층(10) 위에 형성된 게이트 절연층(102)과, 오프셋 절연층(22)의 일부 및 게이트 절연층(102) 위에 형성된 게이트 전극(104)과, 게이트 전극(104)에 외측의 반도체층에 형성된 소스 영역 또는 드레인 영역으로 되는 불순물 영역(106)을 갖는다. 오프셋 절연층(22)의 아래에는, 불순물 영역(106)과 동일한 도전형으로, 불순물 농도가 낮은 오프셋 불순물 영역(108)이 형성되어 있다.
MIS 트랜지스터(100)에서는, 게이트 전극(104)의 양단부(양측면)가, 오프셋 절연층(22) 위에 형성되어 있다. 그 때문에, 제1 소자 영역(10A)에 형성된 MIS 트랜지스터(30)에 비하여, 응력을 반도체층(10)에 파급시키기 어려워, 게이트 절연층(102)의 열화를 억제할 수 있다.
제2 소자 영역(10B)에는, 전극 패드(94)에 기인하여 발생하는 스트레스가 파급되기 쉽지만, 그 제2 소자 영역(10B)에, LOCOS 오프셋 구조를 갖고 기계적 강도가 큰 MIS 트랜지스터(100)을 형성함으로써, 이러한 문제를 해소하여, MIS 트랜지스터의 집적도를 높일 수 있다.
MIS 트랜지스터(30, 100)의 상방에는, 제1 층간 절연층(50), 제2 층간 절연층(60), 제3 층간 절연층(70), 제4 층간 절연층(80) 및 제5 층간 절연층(90)이 순차적으로 형성되어 있다. 층간 절연층(50) 내지 층간 절연층(90)은, 공지의 일반적인 재료를 이용할 수 있다. 제1 층간 절연층(50) 위에는, 소정의 패턴을 갖는 배선층(62)이 형성되어 있다. 배선층(62)과 MIS 트랜지스터(30)의 불순물 영역(36)은, 컨택트층(54)에 의해 전기적으로 접속되어 있다. 마찬가지로, 제2 내지 제5의 각 층간 절연층(60, 70, 80, 90) 위에는, 소정의 패턴을 갖는 배선층(도시 생략)이 형성되어 있다.
제2 층간 절연층(60) 위에는, 제1 완충층(72)이 형성되어 있다. 마찬가지로, 제3 층간 절연층(70) 위에는, 제2 완충층(82)이 형성되어 있다. 제4 층간 절연층(80) 위에는, 제3 완충층(92)이 형성되어 있다. 제1 내지 제3 완충층(72, 82, 92)은, 각각, 동일한 층에 형성되는 배선층(도시 생략)과 동일한 공정으로 형성되는 금속층으로 이루어진다. 금속층으로서는, 알루미늄, 구리 등의 공지의 금속을 이용할 수 있다.
제5 층간 절연층(90) 위에는, 평면 형상이 사각형인 전극 패드(94)가 형성되어 있다. 또한, 제5 층간 절연층(90) 위에는, 패시베이션층(96)이 형성되어 있다. 패시베이션층(96)에는, 전극 패드(94)의 적어도 일부를 노출시키는 개구(98)가 형성되어 있다. 개구(98)는, 도 1 및 도 2에 도시한 바와 같이, 전극 패드(94)의 중앙 영역만을 노출시키도록 형성되어 있어도 된다. 즉, 패시베이션층(96)은, 전극 패드(94)의 주연부를 피복하도록 형성되어 있을 수 있다. 패시베이션층(96)은, 예를 들면, SiO2, SiN, 폴리이미드 수지 등으로 형성되어 있을 수 있다. 또한, 본 실시예에 따른 반도체 장치에서는, 전극 패드라고 할 때, 개구(98)가 형성된 영역을 포함하고, 배선부와 비교하여 폭이 넓은 영역을 말한다. 그리고, 개구(98)에는, 범프(도시 생략)가 형성될 수 있다.
다음으로, 완충층에 대해서 구체적으로 설명한다.
본 실시예에서, 완충층은, 전극 패드(94)의 적어도 일부의 끝과 평면적으로 겹치도록 형성되어 있다.
도시한 예에서는, 제1 내지 제3 완충층(72, 82, 92)은, 평면적으로 보아, 적어도 전극 패드(94)의 외형선과 중첩되도록 배치된다. 본 실시예에서는, 완충층(72, 82, 92)은, 도 2에 도시한 바와 같이, 평면 형상이 사각형인 링 형상을 갖는다.
완충층(72, 82, 92)이 형성되는 범위는, 적어도, 전극 패드(94)의 단부로부터 외측(개구(98)와 반대측)을 향하여, 패시베이션층(96)의 막 두께에 상당하는 거리를 갖는 범위를 포함하는 영역으로 할 수 있다. 예를 들면, 이러한 영역으로서는, 전극 패드(94)의 끝으로부터 외측을 향하여, 1.5㎛ 내지 2.0㎛의 거리를 갖는 범위로 할 수 있다. 이러한 영역에 완충층을 형성하는 이유는, 이하와 같다.
우선, 전극 패드(94)가 형성됨으로써, 전극 패드(94)의 끝이 위치하는 층간 절연층에 응력이 발생하게 된다. 그 후, 전극 패드(94) 위에 범프(도시 생략)가 형성됨으로써, 범프의 내부 응력에 의한 계속적인 응력이 또한 가해진다. 이들 응력의 영향을 받아, 층간 절연층에서는, 이들 응력이 발생하고 있는 위치(전극 패드(94)의 단부)로부터 크랙이 발생하는 경우가 있다. 이러한 크랙은, 최하층의 층간 절연층에까지 도달하게 되는 경우가 있어, 그 영역에 형성되어 있는 반도체 소자의 특성에 변동을 부여한다. 예를 들면, 이 영역에 MIS 트랜지스터가 형성되어 있으면, 게이트 절연층의 열화를 초래하여, 리크 전류를 증대시키게 되는 경우가 있다.
또한, 패시베이션층(96)은, 상면의 높이가 균일한 면 위에 형성되는 것이 아니라, 전극 패드(94)의 형상에 따라 단차가 발생하게 된다. 그 단차가 있는 영역에서는, 예를 들면, COF(Chip On Film) 실장을 할 때에, 필름에 형성된 접속선(리드선)을 통해서 범프와 접속할 때에 그 접촉·접합에 의한 스트레스가 집중되기 쉬워, 이것도 층간 절연층에 크랙이 발생하는 한가지 원인으로 될 수 있다. 그리고, 이 단차는, 전극 패드(94)의 끝으로부터 외측을 향하여, 거의 패시베이션층(96)의 막 두께에 상당하는 거리를 갖는 위치에 발생하기 쉽다. 상기 문제를 고려하여, 완충층(72, 82, 92)을 형성하는 영역을 규정할 수 있다. 본 실시예의 완충층은, 전극 패드(94)의 끝으로부터 외측뿐만 아니라, 물론 내측에도 연속하여 배치할 수 있다. 요컨대, 본 실시예에 따른 완충층은, 전극 패드(94)의 영향으로 크랙 등의 문제를 일으킬 가능성이 있는 영역에 형성할 수 있다.
본 실시예에 따르면, 완충층(72, 82, 92)을 형성함으로써, 상술한 문제를 해소할 수 있다. 즉, 완충층(72, 82, 92)을 전극 패드(94)의 하방의 소정 위치에 배치함으로써, 상술한 전극 패드(94)나 범프에 의한 응력, 혹은 범프와 접속선 등을 접속할 때에 발생하는 응력을 완충층(72, 82, 92)이 흡수함으로써, 층간 절연층에 크랙이 발생하는 등의 문제를 회피할 수 있다. 그리고, 완충층(72, 82, 92)은, 금속층으로 구성되어 있어, 소위 인성이 있기 때문에 응력 완화의 기능이 크다. 따라서, 전극 패드(94)의 하방을 소자 영역(10A)으로 할 수 있다. 소자 영역(10A)에 는, 예를 들면 MIS 트랜지스터 등의 반도체 소자를 형성할 수 있어, 소자의 집적도를 높일 수 있다.
또한, 본 실시예에 따르면, 완충층(72, 82, 92)은, 링 형상을 갖고 있어, 중앙이 개방되어 있기 때문에, 개방부를 갖지 않는 1장의 판 형상 완충층에 비하여, 이하와 같은 이점을 갖는다.
(a) 완충층(72, 82, 92)의 내측에 배선층을 형성할 수 있기 때문에, 배선의 설계 자유도가 높아진다.
(b) 층간 절연층으로부터 가열 처리에 의해 가스 빼냄을 행할 때에, 개방부로부터 가스를 방출할 수 있기 때문에 충분한 가스 빼냄이 가능하다.
(c) 스퍼터 처리 등에 의해 층간 절연층 등에 차지된 전하를 제거하고, 실리콘 기판의 결정성 등을 회복시키기 위한 수소 신터링 처리를 저해하는 일이 없다.
(d) 완충층 그 자체의 형성 면적이 작기 때문에, 그 완충층에 의한 스트레스를 작게 할 수 있다.
이상과 같이, 본 실시예에 따른 반도체 장치에서는, 전극 패드(94)의 하방에 위치하는 반도체층은, 소자 영역(10A)이고, 전극 패드(94)의 하방의 소정 영역에 완충층(72, 82, 92)이 형성되어 있다. 이 완충층(72, 82, 92)을 형성함으로써, 전극 패드(94)나 범프에 기인하는 응력을 완화할 수 있고, 전극 패드(94)의 하방에 반도체 소자 등을 배치함으로써 집적도를 높일 수 있어, 미세화를 도모할 수 있고, 또한, 신뢰성도 유지된 반도체 장치를 제공할 수 있다.
다음으로, 본 실시예의 완충층의 변형예에 대해서, 도 3 및 도 4를 참조하면 서 설명한다. 도 3 및 도 4는, 전극 패드(94)와 완충층(92)의 형상 및 배치를 모식적으로 도시한 평면도이다. 도 3 및 도 4에 도시한 예에서는, 완충층(92)은, 전극 패드(94)의 외형선(단부)을 따라 부분적으로 배치되어 있다.
도 3에 도시한 제1 변형예에서는, 완충층(92)은, 전극 패드(94)의 각부(4구석)에 배치되어 있다. 전극 패드(94)가 사각형인 경우에는, 그 4구석에서 응력 집중이 발생하기 쉽기 때문에, 이 부분에 완충층(92)을 형성함으로써, 작은 면적의 완충층으로 효과적으로 응력을 완화할 수 있다.
도 4에 도시한 제2 변형예에서는, 전극 패드(94)는, 직사각형 형상을 이루고, 완충층(92)은, 전극 패드(94)의 짧은 변을 따라 배치되어 있다. 이 예에 따르면, 예를 들면, TAB 기술에 의해 실장할 때에, 폴리이미드 수지 등으로 이루어지는 필름에 형성된 접속선(리드선)의 연신 방향이 전극 패드(94)의 긴 변을 따른 방향일 때에, 이하와 같은 이점이 있는다. 즉, 이 경우, 전극 패드(94)는, 접속선의 연신 방향으로 인장된 상태로 되어, 특히 전극 패드(94)의 짧은 변측에 스트레스가 가해지게 된다. 그 때문에, 특히 전극 패드(94)의 짧은 변의 끝에서, 층간 절연층에 크랙이 발생한다고 하는 문제가 발생하기 쉬워진다. 본 변형예에서는, 완충층(92)을 전극 패드(94)의 짧은 변측에 형성함으로써, 신뢰성의 저하를 초래하기 쉬운 영역에서 응력 완화를 확실하게 달성할 수 있다.
특히, 도 5에 도시한 바와 같이, 미세화가 도모된 반도체 칩(200)에서는, 전극 패드(94), 개구(98) 및 범프(도시 생략)의 평면 형상을 직사각형 형상으로 하여, 수많은 개구(98)를 형성하는 구조가 요구되는 경우가 있다. 본 변형예에서는, 이와 같이 직사각형 형상의 전극 패드(94)(범프)를 갖는 반도체 장치이어도, 적절한 영역에 완충층(92)을 형성함으로써, 미세화 및 신뢰성의 향상이 도모된 반도체 장치를 제공할 수 있다.
또한, 상술한 실시예에서는, 5층의 층간 절연층과 5층의 배선층으로 구성된 예를 기재하였지만, 이에 한정되지 않고, 3층 이상의 층간 절연층이 적층되고, 그 층간 절연층의 층수에 따른 배선층이 복수 층에 걸쳐 형성된 구조를 갖고 있어도 된다. 또한, 완충층은, 각 배선층에 형성되어 있어도 되지만, 1층만이어도 되고, 혹은 선택된 복수의 배선층에 형성되어 있어도 된다. 응력 완화의 관점에서, 완충층은 전극 패드에 될 수 있는 한 가까운 위치에 형성되는 것이 바람직하다.
본 발명은, 상술한 실시예에 한정되는 것이 아니라, 다양한 변형이 가능하다. 예를 들면, 본 발명은, 실시예에서 설명한 구성과 실질적으로 동일한 구성(예를 들면, 기능, 방법 및 결과가 동일한 구성, 혹은 목적 및 결과가 동일한 구성)을 포함한다. 또한, 본 발명은, 실시예에서 설명한 구성의 본질적이지 않은 부분을 치환한 구성을 포함한다. 또한, 본 발명은, 실시예에서 설명한 구성과 동일한 작용 효과를 발휘하는 구성 또는 동일한 목적을 달성할 수 있는 구성을 포함한다. 또한, 본 발명은, 실시예에서 설명한 구성에 공지 기술을 부가한 구성을 포함한다.
본 발명에 따르면, 전극 패드의 하방에 소자를 형성할 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.

Claims (11)

  1. 반도체층과,
    상기 반도체층의 상방에 형성된 층간 절연층과,
    상기 층간 절연층의 상방에 형성된 완충층과,
    상기 층간 절연층의 상방에 형성된 전극 패드를 포함하고,
    상기 완충층은, 상기 전극 패드의 적어도 일부의 끝과 평면적으로 겹치도록 형성되어 있는 반도체 장치.
  2. 제1항에 있어서,
    상기 완충층은, 상기 전극 패드의 끝의 연직 하방으로부터 외측에 위치하는 소정의 범위에 형성되고, 또한, 상기 완충층의 끝과 상기 전극 패드의 끝은 평면적으로 겹쳐 있는 반도체 장치.
  3. 제1항에 있어서,
    상기 완충층은, 상기 전극 패드의 끝의 연직 하방으로부터 외측 및 내측에 위치하는 소정의 범위에 형성되어 있는 반도체 장치.
  4. 제2항에 있어서,
    상기 완충층의 형상은, 링 형상인 반도체 장치.
  5. 제1항에 있어서,
    상기 완충층은, 상기 전극 패드의 구석과 평면적으로 겹치도록 형성되어 있는 반도체 장치.
  6. 제2항에 있어서,
    상기 전극 패드는, 짧은 변과 긴 변을 갖는 직사각형 형상을 이루고,
    상기 완충층은, 상기 짧은 변의 끝과 평면적으로 겹치도록 형성되어 있는 반도체 장치.
  7. 제1항에 있어서,
    상기 완충층은, 금속층으로 이루어지는 반도체 장치.
  8. 제2항에 있어서,
    상기 전극 패드의 상방으로서, 상기 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층을 포함하고,
    상기 전극 패드의 끝의 연직 하방으로부터 외측에 위치하는 상기 소정의 범위는, 상기 패시베이션층의 막 두께에 상당하는 거리를 갖는 반도체 장치.
  9. 제8항에 있어서,
    상기 개구에 형성된 범프를 포함하는 반도체 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 반도체층 상에 소자가 형성되고,
    상기 전극 패드와 상기 소자는, 평면적으로 겹쳐 있는 반도체 장치.
  11. 제10항에 있어서,
    상기 소자는, 트랜지스터인 반도체 장치.
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