KR20070008759A - 수직구조 발광 다이오드의 제조 방법 - Google Patents
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Abstract
칩 분리 공정이 용이한 수직구조 발광 다이오드의 제조 방법을 제공한다. 본 발명에 따른 수직구조 발광 다이오드의 제조 방법은, 복수의 소자 영역과 적어도 하나의 소자 분리 영역을 갖는 성장용 기판 상에 n형 클래드층, 활성층 및 p형 클래드층이 순차 배치된 발광 구조물을 형성하는 단계와; 상기 발광 구조물 상에 p측 전극을 형성하는 단계와; 상기 소자 영역의 상기 p측 전극 상에 제1 도금층의 패턴을 형성하는 단계와; 상기 제1 도금층의 상면을 포함한 전면 상에 제2 도금층을 형성하는 단계와; 상기 성장용 기판을 제거하고, 상기 n형 클래드층 상에 n측 전극을 형성하는 단계를 포함한다.
LED, 발광 소자, 수직구조
Description
도 1a 내지 도 1g는 종래의 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다.
도 2 내지 도 11은 본 발명의 일 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 도 10에 도시된 구조물의 평면도이다.
도 13은 도 11에 도시된 수직구조 발광 다이오드들의 평면도이다.
도 14 내지 도 18은 본 발명의 다른 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다.
도 19 내지 도 24는 본 발명의 또 다른 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다.
도 25 내지 도 30은 본 발명의 또 다른 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다.
도 31 내지 도 36은 본 발명의 또 다른 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200: 발광 다이오드 101: 사파이어 기판
115a: n형 클래드층 115b: 활성층
115c: p형 클래드층 115: 발광 구조물
106: p측 전극 108: 도금 시드층
110: 포토레지스트 패턴 116: 제1 도금층
117, 117', 127: 제2 도금층 118: 보호막
119: n측 전극 120: 트렌치
본 발명은 반도체 발광 소자의 제조 방법에 관한 것으로, 특히 개별 소자로의 칩 분리 공정을 용이하게 수행할 수 있는 수직구조 발광 다이오드의 제조 방법에 관한 것이다.
AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 표현되는 GaN계 반도체는 청색, 자외선 영역의 발광에 적합한 화합물 반도체 물질로서, 청색 또는 녹색 발광 다이오드(LED) 소자에 사용되고 있다. 일반적으로 사용되는 수평구조 GaN계 LED는 사파이어 기판과, 그 위에 순차 적층된 n형 GaN계 클래드층, 활성층 및 p형 GaN계 클래드층을 포함한다. 이러한 수평구조 GaN계 LED에서는 p측 전극 및 n측 전극이 모두 소자의 상부에 (소자의 동일한 쪽에) 배치되어 있기 때문에, 충분한 발광 면적을 제공하기 위해서는 LED 소자의 면적이 넓어져야 한다. 또한, 전류 확산을 위한 투명 전극과 n측 전극이 서로 가깝게 위치해 있기 때문에, 정전기 방전(electrostatic discharge)에 취약하다.
상기한 단점을 갖는 수평구조 GaN계 LED 대신에, 최근에는 GaN계 반도체 성장용 기판으로서 전도성 SiC 기판을 사용한 수직구조 GaN계 LED가 사용되고 있다. 그러나, 이 경우 고가의 SiC 기판을 사용하여야 하는 문제가 있다. 또 다른 형태의 수직구조 GaN계 LED는, 전도성 기판의 접합 공정과 사파이어 기판의 분리 공정을 통해 제조된다. 예를 들어, 한국공개특허공보 10-2004-0058479호에는, Si 등의 도전성 기판의 접착 공정, 사파이어 기판의 분리 공정 및 도전성 기판의 다이싱(dicing) 공정을 포함하는 수직구조 GaN계 LED의 제조 방법을 개시하고 있다.
도 1a 내지 도 1g는 종래 기술에 따른 수직구조 GaN계 발광 다이오드 제조 방법의 일례를 나타내는 단면도들이다. 먼저, 도 1a를 참조하면, 사파이어 기판(11) 상에 GaN계 반도체로 된 n형 클래드층(15a), 활성층(15b) 및 p형 클래드층(15c)를 순차 형성하여 발광 구조물(15)을 얻는다. 그 후, 도 1b에 도시된 바와 같이, 발광 구조물(15)에 트렌치(20)를 형성하여 발광 구조물(15)을 개별 소자 영역으로 분리한다. 그리고 나서, 도 1c에 도시된 바와 같이 p형 클래드층(15c) 상에 p 측 전극(16)을 형성한다. 그 후, 도 1d에 도시된 바와 같이, 도전성 접착층(17)을 이용하여 Si 또는 GaAs 등의 도전성 기판(21)을 p측 전극(16) 상에 접합한다. 그리고 나서, 레이저광(18)을 조사하여 사파이어 기판(11)을 분리한다. 이에 따라, 도 1e에 도시된 바와 같이 사파이어 기판(11)이 제거된 구조물을 얻게 된다. 그 후, 도 1f에 도시된 바와 같이, n형 클래드층(15a) 상에 n측 전극(19)을 형성한다. 도 1f에서는, 도 1e의 구조가 역전되어 있다(상하가 반전되어 있음). 다음으로, 도 1g에 도시된 바와 같이, 도 1f의 결과물을 개별 소자로 절단한다. 이에 따라, 다수의 수직구조 발광 다이오드(10)가 동시에 얻어지게 된다.
상기 종래의 제조 방법에 의하면, 칩 분리를 위해서 도전성 기판(21)을 개별 소자로 절단하는 공정을 수행한다. 그러나, 도 1f에 도시된 바와 같은 도전성 기판(21)을 절단하기 위해서는, 절단 휠로 기판(21)을 커팅하는 다이싱 공정을 수행하거나 스크라이빙 및 브레이킹(scribing and breaking) 공정 등의 복잡한 공정을 수행하여야 한다. 따라서, 칩 분리를 위한 절단 공정으로 인해, 제조 비용이 상승되고 전체 공정 시간이 지연된다. 또한, 도전성 기판(21)으로서 Si 기판 또는 GaAs 기판을 사용할 경우, 기판(21)의 열전도가 우수하지 않기 때문에, 열 방출 효율이 좋지 않고 고전류 인가시 소자 특성이 열화된다. 나아가, 도전성 기판 접합시 발광 구조물(15)에 크랙 등이 발생하여 소자가 손상될 수도 있다. 이러한 문제는 GaN계 LED 뿐만 아니라 AlGaInP계 반도체 또는 AlGaAs계 반도체 등 다른 3-5족 화합물 반도체를 사용한 수직구조 발광 다이오드의 제조 공정에서도 발생될 수 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 칩 분리 공정이 용이하며, 발광 구조물에서의 크랙 발생을 억제할 수 있고, 열 방출 특성을 향상시킬 수 있는 수직구조 발광 다이오드의 제조 방법을 제공하는 것이다.
상술한 기술적 과제를 달성하기 위하여, 본 발명에 따른 수직구조 발광 다이오드의 제조 방법은, 복수의 소자 영역과 적어도 하나의 소자 분리 영역을 갖는 성장용 기판 상에 n형 클래드층, 활성층 및 p형 클래드층이 순차 배치된 발광 구조물을 형성하는 단계와; 상기 발광 구조물 상에 p측 전극을 형성하는 단계와; 상기 소자 영역의 상기 p측 전극 상에 제1 도금층의 패턴을 형성하는 단계와; 상기 제1 도금층의 상면을 포함한 전면 상에 제2 도금층을 형성하는 단계와; 상기 성장용 기판을 제거하고, 상기 n형 클래드층 상에 n측 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시형태에 따르면, 상기 발광 구조물을 형성하는 단계와 상기 p측 전극을 형성하는 단계 사이에, 상기 소자 분리 영역의 상기 발광 구조물에 트렌치를 형성하여 상기 발광 구조물을 개별 소자 영역으로 분리할 수 있다.
다른 실시형태에 따르면, 상기 성장용 기판을 제거하는 단계 후에, 상기 소자 분리 영역의 상기 발광 구조물에 트렌치를 형성하여 상기 발광 구조물을 개별 소자 영역으로 분리할 수도 있다.
바람직하게는, 상기 트렌치 형성 후 개별 소자 영역으로 분리된 상기 발광 구조물의 측면에 패시베이션막을 형성한다.
본 발명의 일 실시형태에 따르면, 상기 n측 전극을 형성한 후에, 습식 식각에 의해 상기 제2 도금층을 제거하는 단계를 포함한다. 이러한 제2 도금층의 식각에 의해 별도의 다이싱 공정이나 스크라이빙 없이도 개별 소자들로의 칩 분리 공정을 용이하게 수행할 수 있다.
상기 제2 도금층이 상기 제1 도금층에 직접 접촉하여 형성되고 습식 식각에 의해 제거되는 경우, 상기 제2 도금층은 상기 제1 도금층과는 다른 금속 재료로 형성된다. 특히, 제2 도금층의 습식 식각시 제1 도금층이 식각되지 않도록 제2 도금층은 제1 도금층에 대하여 높은 식각 선택비를 갖는 금속 재료로 형성되는 것이 바람직하다.
습식 식각에 의해 상기 제2 도금층이 제거되는 경우, 상기 제1 도금층의 패턴을 형성하는 단계와 상기 제2 도금층을 형성하는 단계 사이에, 상기 제1 도금층의 상면을 포함한 전면 상에 보호막을 형성할 수 있다. 이 보호막은 예를 들어, SiO2 등의 절연체로 형성될 수 있다. 다른 방안으로서, 상기 보호막은 제1 도금층과는 다른 금속 재료로 형성될 수도 있다. 이와 같이 제1 도금층과 제2 도금층 사이에 보호막을 형성할 경우, 상기 제2 도금층은 상기 제1 도금층과 동일한 금속 재료로 형성될 수도 있고 다른 금속 재료로 형성될 수도 있다.
본 발명의 일 실시형태에 따르면, 상기 제2 도금층은 상기 제1 도금층의 패턴 모양을 따라 형성될 수 있다. 이 경우, 상기 n측 전극을 형성한 후에 상기 소자 분리 영역에서 상기 제2 도금층을 브레이킹(breaking)하는 단계를 더 포함할 수 있다. 이러한 브레이킹에 의하여, 별도의 다이싱 공정이나 스크라이빙 없이도 개별 소자들로의 칩 분리 공정을 용이하게 수행할 수 있다. 그러나, 다른 방안으로서 제2 도금층을 습식 식각에 의해 제거함으로써, 칩 분리 공정을 실시할 수도 있다.
상기 제1 도금층은 Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo 및 이들 중 2이상의 합금으로 이루어진 그룹으로부터 하나 이상 선택된 금속 재료를 포함할 수 있다. 또한, 상기 제2 도금층은 Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo 및 이들 중 2이상의 합금으로 이루어진 그룹으로부터 하나 이상 선택된 금속 재료를 포함할 수 있다.
본 발명의 바람직한 실시형태에 따르면, 상기 제1 도금층의 패턴을 형성하기 전에 상기 p측 전극의 상면을 포함한 전면 상에 도금 시드층을 형성할 수 있다. 이 도금 시드층은 예를 들어 무전해 도금 또는 스퍼터링 등의 증착에 의해 형성될 수 있다. 습식 식각에 의해 상기 제2 도금층이 제거되는 경우, 상기 습식 식각에 의해 상기 도금 시드층도 함께 제거될 수 있다.
본 발명의 바람직한 실시형태에 따르면, 상기 제1 도금층의 패턴을 형성하는 단계는, 상기 소자 영역의 p측 전극을 오픈시키는 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여, 상기 소자 영역에서만 상기 p측 전극 상에 선택적으로 전기도금을 실시하는 단계를 포함한다.
본 발명의 바람직한 실시형태에 따르면, 상기 제2 도금층은, 상기 제1 도금층의 상면을 포함한 전면 상에 전기도금을 실시하는 단계를 포함한다.
본 발명에 따르면, 상기 성장용 기판을 제거하는 단계는 물리적, 화학적 또는 기계적인 방법에 의해 수행될 수 있다. 예를 들어, 상기 성장용 기판은, 레이저 리프트 오프(Laser Lift-Off; LLO), 화학적 기계적 연마(Chemical Mechanical Polising) 또는 식각 등의 방법에 의해 제거될 수 있다. 상기 성장용 기판 제거시 상기 제2 도금층은 일종의 지지용 부재로서 사용된다.
상기 n형 클래드층, 활성층 및 p형 클래드층은 Ⅲ-Ⅴ족 화합물 반도체 재료 로 형성될 수 있다. 이 경우, 상기 성장용 기판은 절연성 기판 또는 도전성 기판일 수 있다.
본 발명의 바람직한 실시형태에 따르면, 상기 n형 클래드층, 활성층 및 p형 클래드층은 AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 반도체 재료로 형성된다. 이 경우, 상기 성장용 기판으로는 사파이어 기판을 사용할 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 n형 클래드층, 활성층 및 p형 클래드층은, AlxGayIn(1-x-y)P(0≤x≤1, 0≤y≤1) 반도체 재료로 형성된다. 이 경우, 상기 성장용 기판으로는 GaAs 기판을 사용할 수 있다. 본 발명의 또 다른 실시형태에 따르면, 상기 n 형 클래드층, 활성층 및 p형 클래드층은 AlxGa1-xAs(0≤x≤1) 반도체 재료로 형성된다. 이 경우, 상기 성장용 기판으로는 GaAs 기판을 사용할 수 있다.
본 발명에 따르면, 제2 도금층만을 선택적으로 습식 식각하거나 소자 분리 영역의 제2 도금층을 브레이킹(breaking; 쪼개기)함으로써, 별도의 다이싱(dicing) 공정이나 스크라이빙(scribing; 선긋기) 없이도 개별 소자로의 칩 분리 공정을 수행할 수 있게 된다. 따라서, 제조 비용 및 시간을 절약할 수 있게 된다. 또한, 도금 공정을 통해 지지 기판을 형성하므로, 종래의 도전성 기판의 접합 공정시 발생하는 크랙 등의 문제를 방지할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 2 내지 도 11은 본 발명의 일 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다. 발광 다이오드를 제조하기 위해, 성장용 기판으로서 사파이어 기판을 사용하고, 발광 구조물로서 GaN계 반도체 (즉, AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 반도체)를 사용한다.
먼저, 도 2를 참조하면, 사파이어 기판(101)을 상에 n형 클래드층(115a), 활성층(115b) 및 p형 클래드층(115c)을 순차 형성한다. 이에 따라, 사파이어 기판(101) 상에 형성된 발광 구조물(115)을 얻게 된다. 상기 발광 구조물(115)이 형성된 사파이어 기판(101)은 복수의 소자 영역(A)과 적어도 하나의 소자 분리 영역(B)을 갖는다. 소자 영역(A)은 발광 다이오드 칩이 형성될 영역에 해당하고, 소자 분리 영역(B)은 이러한 칩들 간의 경계 부분에 해당한다.
다음으로, 도 3에 도시된 바와 같이. 소자 분리 영역(B)에서 발광 구조물(115)을 제거하여 소자 분리용 트렌치(120)를 형성한다. 이에 따라, 발광 구조물(115)은 개별 소자 영역으로 분리된다. 그리고 나서, 도 4에 도시된 바와 같이 p형 클래드층(115c) 상에 p측 전극(106)을 형성한다. p측 전극(106)은 예를 들어, Pt/Au층, Ni/Au층 또는 Ni/Ag/Pt 층으로 이루어질 수 있다. 이 p측 전극(106)은 반도체인 p형 클래드층(115c)과 오믹 접촉을 이룬다.
다음으로, 도 5에 도시된 바와 같이, 발광 구조물(115)을 포함한 상기 결과물 전면 상에 무전해 도금 또는 스퍼터링 등의 증착을 실시하여 도금 시드층(108)을 형성한다. 그리고 나서, 소자 영역(A)의 p측 전극(106)을 오픈시키는 포토레지스트 패턴(110)을 형성한다. 이 포토레지스트 패턴(110)은 포토레지스트 코팅, 노광 및 현상에 의해 형성될 수 있다.
다음으로, 도 6에 도시된 바와 같이, 포토레지스트 패턴(110)을 이용하여 소자 영역(A)에서만 p측 전극(106) 상에 선택적으로 전기 도금을 실시하여 제1 도금층(116)의 패턴을 형성한다. 이 때, 제1 도금층(116)은 예를 들어, Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo 및 이들 중 2이상의 합금으로 이루어진 그룹으로부터 하나 이상 선택된 금속 재료로 형성될 수 있다. 도 6에는 제1 도금층(116)가 단일층 구조로 형성되어 있으나, 다층 구조로 형성될 수도 있다. 그 후, 도 7에 도시된 바와 같이, 스트립 용액 등을 사용하여 포토레지스트 패턴(110)을 제거한다.
다음으로, 도 8에 도시된 바와 같이, 소자 분리 영역(B)의 사파이어 기판(101) 상면과 제1 도금층(116) 상면을 포함한 전면 상에 제2 도금층(117)을 형성한다. 이에 따라, 제2 도금층(117)은 분리된 제1 도금층들(116)을 연결하게 된다. 제2 도금층(117)은, 예를 들어 Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo 및 이들 중 2이상의 합금으로 이루어진 그룹으로부터 하나 이상 선택된 금속 재료로 형성될 수 있다. 본 실시형태에서와 같이 제2 도금층(117)이 제1 도금층(116)에 집적 접촉하여 형성되는 경우, 제2 도금층(117)은, 제1 도금층(116)과는 다른 금속 재료로 이루어진다. 바람직하게는, 제2 도금층(117)은 제1 도금층에 비하여 높은 식각 선택비를 갖는 금속 재료로 형성된다. 이렇게 함으로써, 후속의 제2 도금층(117)의 습식 식각시 제1 도금층(116)이 식각되지 않게 된다. 제2 도금층(117)은 제1 도금층(116)을 연결해 주며, 후속의 사파이어 기판(101) 분리시 발광 구조물(115)을 지지해주는 역할을 한다. 도 8에는 제2 도금층(117)이 단일층 구조로 형성되어 있으나, 다층 구조로 형성될 수도 있다.
다음으로, 도 9에 도시된 바와 같이, 물리적, 화학적 또는 기계적 방법을 사용하여(예컨대, 레이저 리프트 오프를 이용하여), 사파이어 기판(101)을 발광 구조물(115)로부터 분리 또는 제거한다. 이 때, 제1 도금층(116)과 제2 도금층(117)이 지지 기판의 역할을 하게 된다. 레이저 리프트 오프 이외에도, 식각, 화학적 기계 적 연마(CMP) 또는 랩핑(lapping) 등의 방법을 사용하여 상기 사파이어 기판(101)을 제거할 수도 있다.
다음으로, 도 10에 도시된 바와 같이, 사파이어 기판(101)이 제거되어 노출된 n형 클래드층(115a) 상에 n측 전극(119)을 형성한다. 도 10에는, 도 9의 구조가 역전되어 도시되어 있다. 바람직하게는, n측 전극(119)을 형성하기 전에 사파이어 기판(101)의 제거에 의해 노출된 n형 클래드층(115a) 상면을 세정하고 식각한다. 도 12는 도 10의 결과물을 나타내는 평면도이다. 즉, 도 10은 도 12의 XX' 라인을 따라 자른 단면도에 해당한다.
다음으로, 도 11에 도시된 바와 같이, 제2 도금층(117)을 습식식각하여 제거한다. 이 때, 제2 도금층(117)은 제1 도금층(116)에 비하여 높은 식각 선택비를 갖기 때문에, 제1 도금층(116)은 거의 식각되지 않게 된다. 이러한 습식식각에 의해 제2 도금층(117)이 제거될 뿐만 아니라, 제2 도금층(117)의 제거에 의해 노출된 도금 시드층(108) 부분도 함께 제거된다. 이에 따라, 개별 소자로 분리된 복수의 수직 구조 발광 다이오드(100)를 얻게 된다. 도 13은 도 11의 수직구조 발광 다이오드(100)들을 나타내는 평면도이다.
이상 설명한 바와 같이, 본 실시형태에 따르면, 제2 도금층(117)의 습식식각에 하여 별도의 다이싱 공정이나 스크라이빙 없이도 용이하게 개별 소자로 분리된 발광 다이오드들(100)을 얻게 된다. 이에 따라, 다이싱 공정 등으로 인한 제조 비용 및 공정 시간의 증가를 억제할 수 있게 된다. 또한, 종래와 달리 도전성 기판의 접합 공정 대신에 도금 공정을 이용하기 때문에, 기판의 접합 공정으로 인한 크랙 발생의 위험이 없다. 나아가, 도금에 의해 형성된 금속 재료(제1 도금층(116))를 개별 다이오드(100)의 도전성 기판으로 사용하기 때문에, 우수한 열 방출 효과를 얻을 수 있다.
도 14 내지 도 18은 본 발명의 다른 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다. 이 실시형태에서는, 제1 도금층(116)과 제2 도금층(117') 사이에 보호막(118)을 형성한다. 이 보호막(118)은 제2 도금층(117')의 습식식각시 제1 도금층(116)을 보호하는 역할을 한다. 본 실시형태에서도 먼저 도 2 내지 도 7을 참조하여 이미 설명한 공정 단계들을 실시한다.
그 후, 도 14에 도시된 바와 같이 제1 도금층(116) 상면을 포함한 전면 상에 보호막(118)을 형성한다. 이 보호막(118)은 예를 들어, SiO2 등의 절연체로 형성될 수 있다. 또한, 보호막(118)은 제1 도금층(116)과는 다른 금속 재료로 형성될 수도 있다.
다음으로, 도 15에 도시된 바와 같이, 보호막(118)이 형성된 결과물 전면 상 에 제2 도금층(117')을 형성한다. 그리고 나서, 도 16에 도시된 바와 같이 레이저 리프트 오프, 식각 또는 연마 등에 의해 사파이어 기판(101)을 제거한다. 그 후, 도 17에 도시된 바와 같이, n형 클래드층(115a) 상에 n측 전극(119)을 형성한다.
다음으로, 도 18에 도시된 바와 같이 제2 도금층(117')을 식각하여 개별 소자로 분리된 발광 다이오드(100)들을 얻는다. 제2 도금층(117') 식각 후, 보호막(118)을 식각할 수 있다. 본 실시형태에서도, 제2 도금층(117')의 습식 식각을 통해 개별 소자들이 분리된다. 따라서, 별도의 다이싱 공정이나 스크라이빙 없이 용이하게 칩 분리 공정을 수행할 수 있게 된다.
본 실시형태에서는 전술한 실시형태와 달리, 보호막(117')이 제1 도금층(116)을 습식식각으로부터 보호하여주기 때문에, 제2 도금층(117')을 제1 도금층(116)과 동일한 재료로 형성하여도 무방하다. 제2 도금층(117')을 제1 도금층(116)과 다른 재료로 형성할 수도 있다.
전술한 실시형태들에서는, 사파이어 기판(101)의 분리 단계 전에 트렌치(120)를 형성한다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 즉, 먼저 사파이어 기판(101)을 분리하고, 그 후에 소자 분리용 트렌치를 형성할 수도 있다.
도 19 내지 도 24는 본 발명의 또 다른 실시형태에 따른 수직구조 발광 다이 오드의 제조 방법을 설명하기 위한 단면도들이다. 본 실시형태에서는, 발광 구조물(115)을 개별 소자 영역으로 분리하기 위한 트렌치(120)를 사파이어 기판(101)의 분리 단계 후에 형성한다.
먼저, 도 2를 참조하여 이미 설명한 바와 같이, 사파이어 기판(101) 상에 발광 구조물(115)를 형성한다. 그 후, 도 19에 도시된 바와 같이, 발광 구조물(115) 상에 p측 전극(106)을 형성하고 그 위에 도금 시드층(108)을 형성한다. 그리고 나서, 소자 영역(A)의 p측 전극(106)을 오픈시키는 포토레지스트 패턴(110)을 형성한다.
다음으로, 도 20에 도시된 바와 같이, 포토레지스트 패턴(110)을 이용하여 소자 영역(A)에서만 p측 전극(106) 상에 선택적으로 전기 도금을 실시하여 제1 도금층(116)의 패턴을 형성한다. 그 후, 도 21에 도시된 바와 같이, 포토레지스트 패턴(110)을 제거하고, 소자 분리 영역(B)의 p측 전극(106) 상면과 제1 도금층(116) 상면을 포함한 전면 상에 제2 도금층(117)을 형성한다.
다음으로, 도 22에 도시된 바와 같이, 레이저 리프트 오프 등을 이용하여 사파이어 기판(101)을 제거한다. 사파이어 기판(101)을 제거한 후에는, 도 23에 도시된 바와 같이, 소자 분리 영역(B)에서 발광 구조물(115)을 제거하여 소자 분리용 트렌치(120)를 형성하고, n형 클래드층(115a) 상에 n측 전극(119)을 형성한다. 그 후, 제2 도금층(117)을 습식 식각에 의해 제거하여 상기 결과물을 개별 소자로 분리 한다. 이에 따라, 복수의 수직구조 발광 다이오드(100)를 얻게 된다.
전술한 실시형태들에서 자세히 언급하지는 않았지만, 트렌치(120)를 형성한 후, 노출된 발광 구조물(115)의 측면 상에 패시베이션막(미도시)을 형성할 수도 있다. 이러한 패시베이션막은 발광 구조물(115)을 보호할 뿐만 아니라 반도체층들(115a, 115b, 115c) 사이의 단락에 의한 누설 전류를 막을 수 있다.
전술한 실시형태들에서는, 제2 도금층의 습식 식각에 의해 칩 분리 공정을 수행하였다. 그러나, 제1 도금층의 패턴에 따라 제2 도금층을 충분히 얇게 형성한 후 소자 분리 영역(B)에서 제2 도금층을 브레이킹(breaking)함으로써, 즉 기계적 힘을 가하여 제2 도금층을 쪼갬으로써 칩 분리 공정을 수행할 수도 있다. 그 구체적인 예들이 도 25 내지 도 29와, 도 31 내지 도 35에 도시되어 있다.
도 25 내지 도 30은 본 발명의 또 다른 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다. 먼저, 도 2 내지 도 7을 참조하여 이미 설명한 바와 같은 공정 단계를 실시한다. 다만, 트렌치(120) 형성 후, 발광 구조물(115)의 측면에 형성된 SiO2 등의 절연체로 된 패시베이션막(109)을 형성한다. 이에 따라, 도 25에 도시된 바와 같은 구조물을 얻게 된다. 그 후, 도 26에 도시된 바와 같이, 상기 구조물 전면 상에 제1 도금층(160)의 패턴 모양을 따라 소정의 두께로 제2 도금층(127)을 형성한다.
다음으로, 도 27에 도시된 바와 같이, 제2 도금층(127)을 지지 부재로 사용하여 사파이어 기판(101)을 레이저 리프트 오프법 등에 의해 제거한다. 그 후, 도 28에 도시된 바와 같이, 노출된 n형 클래드층(115a) 상면에 n측 전극(119)을 형성한다.
다음으로, 도 29에 도시된 바와 같이, 소자 분리 영역(B)에서 제2 도금층(127)을 브레이킹(힘을 가하여 쪼갬)으로써, 상기 결과물을 개별 소자로 용이하게 분리한다. 이에 따라, 복수의 수직구조 발광 다이오드(200)들을 얻게 된다. 미리 발광 구조물(115) 측면에 패시베이션막(109)을 형성하였기 때문에, 제2 도금층(127) 또는 도금 시드층에 의한 반도체층들(115a, 115b, 115c) 간의 단락에 의한 누설 전류를 막을 수 있다.
제2 도금층(127)의 브레이킹 대신에, 제2 도금층(127)의 습식 식각에 의해 칩 분리를 수행할 수도 있다. 즉, 도 28에 도시된 바와 같은 구조물을 얻은 후, 도 30에 도시된 바와 같이 습식 식각에 의해 제2 도금층(127)을 제거함으로써, 상기 구조물을 개별 소자로 분리할 수도 있다. 이에 따라, 복수의 수직구조 발광 다이오드(200')들을 얻게 된다.
본 실시형태에 따르면, 별도의 다이싱 공정이나 스크라이빙 없이도 제2 도금층(127)을 브레이킹하거나 습식 식각함으로써, 칩 분리를 용이하게 수행할 수 있다. 이에 따라 제조 비용 및 공정 시간을 절감시킬 수 있다.
도 31 내지 도 36은 본 발명의 또 다른 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다. 본 실시형태에서는, 소자 분리용 트렌치(120)를 사파이어 기판(101) 분리 후에 형성한다.
먼저, 도 19 및 도 20을 참조하여 이미 설명한 바와 같은 공정 단계를 실시하고, 포토레지스트 패턴(110)을 제거한다. 이에 따라, 도 31에 도시된 바와 같은 구조물을 얻는다. 그 후, 도 32에 도시된 바와 같이, 상기 구조물 전면 상에 제1 도금층(160)의 패턴 모양을 따라 소정의 두께로 제2 도금층(127)을 형성한다.
다음으로, 도 33에 도시된 바와 같이, 제2 도금층(127)을 지지 부재로 사용하여 사파이어 기판(101)을 레이저 리프트 오프법 등에 의해 제거한다. 그 후, 도 34에 도시된 바와 같이 소자 분리 영역(B)에서 발광 구조물(115)을 제거하여 소자 분리용 트렌치(120)를 형성하고, n형 클래드층(115a) 상에 n측 전극(119)을 형성한다.
다음으로, 도 35에 도시된 바와 같이, 소자 분리 영역(B)에서 제2 도금층 (127)을 브레이킹으로써, 상기 결과물을 개별 소자로 용이하게 분리한다. 이에 따라, 복수의 수직구조 발광 다이오드(300)들을 얻게 된다. 제2 도금층(127)의 브레이킹 대신에, 제2 도금층(127)의 습식 식각에 의해 칩 분리를 수행할 수도 있다. 즉, 도 34에 도시된 바와 같은 구조물을 얻은 후, 도 36에 도시된 바와 같이 습식 식각에 의해 제2 도금층(127)을 제거할 수 있다. 이에 따라, 복수의 수직구조 발광 다이오드(300')들을 얻게 된다.
전술한 실시형태들에서는, 성장용 기판으로서 사파이어 기판(101)을 사용하고 발광 구조물로서 AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 반도체 재료를 사용하였으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명은 다른 Ⅲ-Ⅴ족 화합물 반도체를 사용하는 경우에도 적용될 수 있다.
예를 들어, 본 발명의 다른 실시형태로서, 사파이어 기판(101) 대신에 GaAs 기판을 사용하고, 발광 구조물(115)로서 AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 반도체 재료 대신에 AlxGayIn(1-x-y)P(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 반도체 재료를 사용할 수도 있다. 또한, 또 다른 실시형태로서, 사파이어 기판(101) 대신에 GaAs 기판을 사용하고, 발광 구조물(115)로서 AlxGa1-xAs(0≤x≤1) 반도체 재료를 사용할 수도 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 한다. 또한, 본 발명은 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
이상 설명한 바와 같이 본 발명에 따르면, 제2 도금층의 습식식각 또는 브레이킹에 의하여 별도의 다이싱 공정이나 스크라이빙 없이 칩 분리 공정을 용이하게 수행할 수 있다. 이에 따라, 다이싱 공정이나 스크라이빙으로 인한 제조 비용 및 공정 시간의 증가를 억제할 수 있게 된다. 또한, 종래와 달리 도전성 기판의 접합 공정 대신에 도금 공정을 이용하기 때문에, 기판의 접합 공정으로 인한 크랙 발생의 위험이 없다. 나아가, 도금에 의해 형성된 금속 재료를 개별 발광 다이오드의 도전성 기판으로 사용하기 때문에, 우수한 열 방출 효과를 얻을 수 있다.
Claims (29)
- 복수의 소자 영역과 적어도 하나의 소자 분리 영역을 갖는 성장용 기판 상에 n형 클래드층, 활성층 및 p형 클래드층이 순차 배치된 발광 구조물을 형성하는 단계와;상기 발광 구조물 상에 p측 전극을 형성하는 단계와;상기 소자 영역의 상기 p측 전극 상에 제1 도금층의 패턴을 형성하는 단계와;상기 제1 도금층의 상면을 포함한 상기 결과물 전면 상에 제2 도금층을 형성하는 단계와;상기 성장용 기판을 제거하고, 상기 n형 클래드층 상에 n측 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제1항에 있어서,상기 발광 구조물을 형성하는 단계와 상기 p측 전극을 형성하는 단계 사이에, 상기 소자 분리 영역의 상기 발광 구조물에 트렌치를 형성하여 상기 발광 구조물을 개별 소자 영역으로 분리하는 단계를 더 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제1항에 있어서,상기 성장용 기판을 제거하는 단계 후에, 상기 소자 분리 영역의 상기 발광 구조물에 트렌치를 형성하여 상기 발광 구조물을 개별 소자 영역으로 분리하는 단계를 더 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제2항 또는 제3항에 있어서,상기 트렌치 형성 후 상기 발광 구조물의 측면에 패시베이션막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제1항에 있어서,상기 n측 전극을 형성한 후에, 습식 식각에 의해 상기 제2 도금층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제5항에 있어서,상기 제2 도금층은 상기 제1 도금층에 직접 접촉하여 형성되고,상기 제2 도금층은 상기 제1 도금층과는 다른 금속 재료로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제6항에 있어서,상기 습식식각에 의하여 제1 도금층은 식각되지 않도록, 상기 제2 도금층은 제1 도금층에 대하여 높은 식각 선택비를 갖는 금속 재료로 형성되는 것을 특징으 로 하는 수직구조 발광 다이오드의 제조 방법.
- 제5에 있어서,상기 제1 도금층의 패턴을 형성하는 단계와 상기 제2 도금층을 형성하는 단계 사이에, 상기 제1 도금층의 상면을 포함한 전면 상에 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제8항에 있어서,상기 보호막은 절연체로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제8항에 있어서,상기 보호막은 제1 도금층과는 다른 금속 재료로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제8항에 있어서,상기 제2 도금층은 상기 제1 도금층과 동일한 금속 재료로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제8항에 있어서,상기 제2 도금층은 상기 제1 도금층과 다른 금속 재료로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제1항에 있어서,상기 제2 도금층은 상기 제1 도금층의 패턴 모양을 따라 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제13항에 있어서,상기 n측 전극을 형성한 후에, 상기 소자 분리 영역에서 상기 제2 도금층을 브레이킹하는 단계를 더 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제13항에 있어서,상기 n측 전극을 형성한 후에, 습식 식각에 의해 상기 제2 도금층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제1항에 있어서,상기 제1 도금층은 Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo 및 이들 중 2이상의 합금으로 이루어진 그룹으로부터 하나 이상 선택된 금속 재료를 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제1항에 있어서,상기 제2 도금층은 Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo 및 이들 중 2이상의 합금으로 이루어진 그룹으로부터 하나 이상 선택된 금속 재료를 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제1항에 있어서,상기 제1 도금층의 패턴을 형성하기 전에 상기 p측 전극 상면을 포함한 전면 상에 도금 시드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제18항에 있어서,상기 도금 시드층은 무전해 도금 또는 증착에 의해 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제18항에 있어서,습식 식각에 의해 상기 제2 도금층이 제거되는 경우, 상기 습식 식각에 의해 상기 도금 시드층도 제거되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제1항에 있어서,상기 제1 도금층의 패턴을 형성하는 단계는,상기 소자 영역의 상기 p측 전극을 오픈시키는 포토레지스트 패턴을 형성하는 단계와;상기 포토레지스트 패턴을 이용하여, 상기 소자 영역에서만 상기 p측 전극 상에 선택적으로 전기도금을 실시하는 단계를 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제1항에 있어서,상기 제2 도금층을 형성하는 단계는, 상기 제1 도금층의 상면을 포함한 전면 상에 전기도금을 실시하는 단계를 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제1항에 있어서,상기 성장용 기판을 제거하는 단계는 물리적, 화학적 또는 기계적 방법에 의해 수행되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제1항에 있어서,상기 n형 클래드층, 활성층 및 p형 클래드층은 Ⅲ-Ⅴ족 화합물 반도체 재료로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제1항에 있어서,상기 n형 클래드층, 활성층 및 p형 클래드층은 AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 반도체 재료로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제25항에 있어서,상기 성장용 기판으로는 사파이어 기판을 사용하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제1항에 있어서,상기 n형 클래드층, 활성층 및 p형 클래드층은, AlxGayIn(1-x-y)P(0≤x≤1, 0≤y≤1) 반도체 재료로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제1항에 있어서,상기 n 형 클래드층, 활성층 및 p형 클래드층은 AlxGa1-xAs(0≤x≤1) 반도체 재료로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
- 제27항 또는 제28항에 있어서,상기 성장용 기판으로는 GaAs 기판을 사용하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.
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Cited By (6)
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|---|---|---|---|---|
| KR100870719B1 (ko) * | 2007-06-22 | 2008-11-27 | (주)웨이브스퀘어 | 수직구조를 갖는 질화갈륨계 ｌｅｄ소자의 제조방법 |
| KR100878434B1 (ko) * | 2007-11-15 | 2009-01-13 | 삼성전기주식회사 | 발광 효율의 향상을 위한 발광 소자 및 그 제조 방법 |
| KR100926789B1 (ko) * | 2007-11-19 | 2009-11-13 | 한국광기술원 | 수직형 발광 소자 및 이중포토레지스트를 이용한 그의제조방법 |
| WO2010111986A1 (de) * | 2009-04-03 | 2010-10-07 | Osram Opto Semiconductors Gmbh | Verfahren zur herstellung eines optoelektronischen bauelements, optoelektronisches bauelement und bauelementanordnung mit mehreren optoelektronischen bauelementen |
| CN106057993A (zh) * | 2016-08-18 | 2016-10-26 | 厦门市三安光电科技有限公司 | 一种薄膜垂直发光组件及其制作方法 |
| CN102388472B (zh) * | 2009-04-03 | 2016-11-30 | 欧司朗光电半导体有限公司 | 用于制造光电子器件的方法、光电子器件以及带有多个光电子器件的光电子器件装置 |
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| US20030189215A1 (en) * | 2002-04-09 | 2003-10-09 | Jong-Lam Lee | Method of fabricating vertical structure leds |
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-
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100870719B1 (ko) * | 2007-06-22 | 2008-11-27 | (주)웨이브스퀘어 | 수직구조를 갖는 질화갈륨계 ｌｅｄ소자의 제조방법 |
| WO2009002045A2 (en) * | 2007-06-22 | 2008-12-31 | Wavesquare Inc. | Manufacturing method of vertically structured gan led device |
| WO2009002045A3 (en) * | 2007-06-22 | 2009-02-26 | Wavesquare Inc | Manufacturing method of vertically structured gan led device |
| KR100878434B1 (ko) * | 2007-11-15 | 2009-01-13 | 삼성전기주식회사 | 발광 효율의 향상을 위한 발광 소자 및 그 제조 방법 |
| KR100926789B1 (ko) * | 2007-11-19 | 2009-11-13 | 한국광기술원 | 수직형 발광 소자 및 이중포토레지스트를 이용한 그의제조방법 |
| WO2010111986A1 (de) * | 2009-04-03 | 2010-10-07 | Osram Opto Semiconductors Gmbh | Verfahren zur herstellung eines optoelektronischen bauelements, optoelektronisches bauelement und bauelementanordnung mit mehreren optoelektronischen bauelementen |
| KR101527261B1 (ko) * | 2009-04-03 | 2015-06-08 | 오스람 옵토 세미컨덕터스 게엠베하 | 광전 소자의 제조 방법, 광전 소자, 및 복수 개의 광전 소자를 포함하는 소자 장치 |
| US9240523B2 (en) | 2009-04-03 | 2016-01-19 | Osram Opto Semiconductors Gmbh | Method for producing an optoelectronic component, optoelectronic component, and component arrangement having a plurality of optoelectronic components |
| CN102388472B (zh) * | 2009-04-03 | 2016-11-30 | 欧司朗光电半导体有限公司 | 用于制造光电子器件的方法、光电子器件以及带有多个光电子器件的光电子器件装置 |
| CN106057993A (zh) * | 2016-08-18 | 2016-10-26 | 厦门市三安光电科技有限公司 | 一种薄膜垂直发光组件及其制作方法 |
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