KR20070003585A - 유기 박막 트랜지스터 - Google Patents

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Abstract

본 발명은 유기 박막 트랜지스터에서, 반도체층과 전극 사이의 오옴성 접촉을 용이하게 하거나, 그와 동시에 반도체층 자체로 작용하는 유기 화합물을 포함하는 유기물층을 갖는 유기 박막 트랜지스터에 관한 것이다.
본 발명에 따른 유기 박막 트랜지스터는 반도체층과 소스 전극/드레인 전극 사이의 전기적 접촉이 우수하여 전기 전자 소자의 구성부품으로 널리 사용될 수 있으며, 그 결과 상기 유기 박막 트랜지스터의 소스전극이나 드레인 전극용 재료로서 일함수가 비교적 낮더라도 가격이 저렴하며 가공성이 우수한 물질을 사용할 수 있다.

Description

유기 박막 트랜지스터{Organic Thin Film Transistor}
도 1 내지 도 8은 본 발명의 실시상태들에 따른 유기물층을 갖는 유기 박막 트랜지스터 각각의 단면을 예시한 도이다.
도 9는 도 2의 단면을 갖는 유기 박막 트랜지스터의 상면(top view)을 나타낸 도이다(W와 L은 각각 유기 박막 트랜지스터 채널의 폭과 길이에 대응한다).
도 10은 본 발명의 하나의 실시상태에 따른 유기 박막 트랜지스터의 단면의 개략도이다.
도 11 내지 도 26은 몇 개의 게이트 전압(VG)에서 드레인-소스 전압(drain-source voltage, VDS)에 대한 드레인-소스 전류(drain-source current, IDS) 특성 그래프와 VG에 대한 (IDS)1/2 의 특성 그래프이다.
본 발명은 유기 박막 트랜지스터(organic thin film transistors)에서 반도체층(semi-conducting layer)과 전극(electrodes) 사이의 오옴성 접촉(ohmic contact)을 용이하게 하거나, 그와 동시에 반도체층 자체로 작용하는 유기 화합물 을 포함하는 유기물층을 갖는 유기 박막 트랜지스터에 관한 것이다.
본 출원은 2005년 6월 30일 및 2005년 11월 11일에 한국 특허청에 제출된 한국 특허 출원 제10-2005-0057717호 및 10-2005-0107940호의 출원일의 이익을 주장하며, 그 내용 전부는 본 명세서에 포함된다.
박막형태의 전계효과 트랜지스터(field-effect transistor, FET)는 마이크로 전자공학 분야에서 기본이 되는 구조체이다. 이러한 FET는 세 개의 전극(예컨대, 소스 전극, 드레인 전극, 및 게이트 전극), 절연층 및 반도체층을 갖는다. FET는, 상기 반도체층이 상기 두 개의 전극, 즉 소스 전극과 드레인 전극 사이의 도전성 채널인 경우에 커패시터(capacitor)로서 작용을 한다. 상기 채널에서 전하 캐리어(charge carrier)의 농도는 게이트 전극을 통하여 인가되는 전압에 의하여 조정되며, 그 결과 소스 전극과 드레인 전극 사이의 전기 전하의 흐름은 상기 게이트 전극을 통하여 인가되는 전압에 의하여 조절될 수 있다.
최근, 유기 반도체성 물질을 사용하는 FET에 대하여 관심이 높아지고 있다. FET에서 유기 반도체성 물질을 사용하는 경우, 스크린 프린팅(screen-printing), 잉크젯 프린팅(ink-jet printing) 또는 마이크로접촉 프린팅(micro-contact printing)과 같은 프린팅 방법에 의하여 전자 소자를 제조할 수 있다. 또한, 이러한 물질들을 이용할 경우에는 종래 통상적인 무기 반도체성 물질을 사용할 때와 비교하여, 훨씬 낮은 기판 온도 및 진공이 거의 필요 없는 상태에서도 공정이 진행될 수 있다. 따라서 FET를 포함하여 유기 반도체성 물질을 사용하는 전자 소자는, 무기 반도체성 물질을 사용하는 경우와 비교하여, 그 제조조건이 매우 유연하고 비용 이 적게 들 수 있다.
1980년대 이후에는 작은 분자, 고분자 및 올리고머와 같은 유기 물질들을 FET에서의 유기 반도체성 물질로 사용하기 위하여 연구하였다. 이러한 분야에서의 연구결과, FET에서 전하 캐리어의 이동성(charge carrier mobility) 관점에서 볼 때, 유기 FET의 성능(performance)이 10-5 cm2 /Vs 에서 1 cm2 /Vs 까지 상승되었다(J. M. Shaw, P. F. Seidler, IBM J. Res. & Dev., Vol. 45, 3 (2001)). 유기 박막 트랜지스터의 성능은 현재 무정형 실리콘 트랜지스터(amorphous silicon transistor)의 성능에 필적할 정도이며, 그 결과 이러한 유기 박막 트랜지스터는 전자종이(E-paper), 스마트 카드(smart card) 또는 디스플레이 장치에까지 적용될 수 있다.
반도체성 유기 물질을 사용하여 제조될 수 있는 주요 전자 소자로는 유기발광 다이오드(organic light emitting diodes), 유기 태양전지(organic solar cells) 및 유기 트랜지스터(organic transistor)를 포함한다. 이러한 소자에서 상기 반도체성 유기 물질과 전극 사이의 전기적 접촉은 상기 소자의 성능을 향상시키는 데 있어서 매우 중요하다. 예를 들어, 유기 발광 다이오드의 성능을 향상시키기 위하여, 반도체층과 전극 사이에 정공 주입(hole-injection)층이나 전자 주입(electron-injection)층과 같은 전하 캐리어(charge-carrier) 주입층이 도입된다. 비록 유기 트랜지스터의 작동방식이 상기 유기 발광 다이오드의 작동방식과 다르기는 하지만, 유기 트랜지스터에 있어서도 상기 반도체층과 소스 및 드레인 전극 사 이의 전기적 접촉은 상기 유기 트랜지스터의 성능에 상당한 영향을 미친다.
한편, 유기 트랜지스터의 성능은 소스/드레인 물질에 의존한다는 것이 보고되어 왔다(Y.Y. Lin et al. Materials Research Society Symposium Proceedings (1996), 413 (Electrical, Optical, and Magnetic Properties of Organic Solid State Materials III), 413-418. CODEN: MRSPDH ISSN: 0272-9172). 상기 보고서에 따르면, 비교적 낮은 일함수(work function)를 갖는 금속(예를 들어, Al)은 상당히 열등한 성능을 보인 반면, 높은 일함수를 갖는 금속들(예를 들어, Pd, Pt, 및 Au)은 우수한 성능을 보였다. 따라서, 대부분의 유기 트랜지스터에서는 금과 같이 높은 일함수를 갖는 금속이 소스/드레인 전극으로 사용되었다.
그러나, 상기와 같이 높은 일함수를 갖는 금속들은 귀금속에 해당하여 가격이 비싸고 공업적인 방법에 의하여 공정을 수행하기가 어렵기 때문에 유기 트랜지스터에 있어서 이들의 적용 공정 및 적용 구조가 제한적이다.
이에, 본 발명자들은 유기 박막 트랜지스터에 있어서 상기 반도체층과, 소스 전극 또는 드레인 전극 사이의 전기적 접촉을 향상시킬 수 있는 방법에 대하여 연구하였다. 또한, 유기 트랜지스터의 소스 전극이나 드레인 전극용 재료로서 가격이 저렴한 물질을 사용할 수 있도록 하는 방법에 대하여 연구하였다. 즉, 상기 유기 박막 트랜지스터의 소스 전극이나 드레인 전극 재료로서 일함수가 비교적 낮더라도 가격이 저렴한 물질을 사용할 수 있도록 하기 위하여 연구하였다.
본 발명은 유기 박막 트랜지스터에서 반도체층과 전극 사이의 오옴성 접촉을 용이하게 하거나, 그와 동시에 반도체층 자체로 작용하는 유기 화합물을 포함하는 유기물층을 갖는 유기 박막 트랜지스터, 이의 제조방법 및 상기 유기 박막 트랜지스터를 포함하는 전자장치를 제공하고자 한다.
본 발명은 게이트 전극, 절연층, 소스 전극, 드레인 전극, 및 반도체층을 비롯한 1층 이상의 유기물층을 포함하는 유기 박막 트랜지스터에 있어서, 상기 유기물층 중 1층 이상이 하기 화학식 1로 표시되는 화합물을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터를 제공한다. 상기 화학식 1의 화합물을 포함하는 유기물층은 반도체층일 수도 있고, 반도체층과 별개로 형성된 유기물층으로서, 반도체층과, 소스 전극 및 드레인 전극 중 적어도 하나와의 사이에 형성된 유기물층일 수도 있다.
Figure 112006045333110-PAT00001
상기 화학식 1에 있어서,
m 및 n은 각각 1 또는 2이고,
l은 0 또는 1이고,
X1 및 X2는 각각 독립적으로 CH 또는 N이며,
Y1 및 Y2는 각각 독립적으로 n=1일 때 NR0이고, n=2일 때 N이며, 여기서 R0는 수소, 치환 또는 비치환된 알킬기, 및 치환 또는 비치환된 아릴기로 이루어진 군에서 선택되고,
R1 내지 R8은 서로 동일하거나 상이하고, 각각 독립적으로 수소, 치환 또는 비치환된 알킬기, 치환 또는 비치환된 알콕시기, 치환 또는 비치환된 알케닐기, 치환 또는 비치환된 아릴기, 치환 또는 비치환된 아릴 아민기, 치환 또는 비치환된 헤테로고리기, 치환 또는 비치환된 실란기, 치환 또는 비치환된 붕소기, 치환 또는 비치환된 지방족 고리기, 니트릴기(-CN), 니트로기(-NO2), 할로겐기, 아미드기(-NHCOR, -CONHR, -CONRR'), 에스테르기(-COOR), 술포닐기(-SO2R), 술폭사이드기(-SOR), 술폰아미드기(-SO2NRR'), 술포네이트기(-SO3R), 트리플루오로메틸기(-CF3), 아민기(-NHR, -NRR'), 및 -L-M 로 이루어진 군에서 선택되고, 이들은 서로 인접하는 기와 방향족, 지방족 또는 헤테로의 축합 고리를 형성할 수 있으며,
상기 L은 아민기(-NHR, -NRR'), 아미드기(-NHCOR, -CONHR, -CONRR'), 에테르기(-COR) 및 에스테르기(-COOR)로 이루어진 군으로부터 선택된 하나 이상의 기로 치환 또는 비치환된 C1-C60의 알킬렌기; 아민기(-NHR, -NRR'), 아미드기(-NHCOR, -CONHR, -CONRR'), 에테르기(-COR) 및 에스테르기(-COOR)로 이루어진 군으로부터 선택된 하나 이상의 기로 치환 또는 비치환된 C6-C60의 아릴렌기; 또는 아민기(-NHR, -NRR'), 아미드기(-NHCOR, -CONHR, -CONRR'), 에테르기(-COR) 및 에스테르기(-COOR)로 이루어진 군으로부터 선택된 하나 이상의 기로 치환 또는 비치환된 5-7 원자의 헤테로고리기이고,
M은 알코올기(-OH), 티올기(-SH), 인산기(-PO3H), 아민기(-NHR, -NRR'), 치환된 또는 비치환된 폴리올레핀(polyolefin), 치환된 또는 비치환된 폴리비닐(polyvinyl), 치환된 또는 비치환된 폴리아크릴레이트(polyacrylate), 치환된 또는 비치환된 폴리티오펜(polythiophene), 치환된 또는 비치환된 폴리피롤(polypyrrole), 및 치환된 또는 비치환된 폴리아닐린(polyaniline)으로 이루어진 군으로부터 선택될 수 있고,
상기 R 및 R'는 서로 동일하거나 상이하고, 각각 독립적으로 수소, 치환 또는 비치환된 C1-C60의 알킬기, 치환 또는 비치환된 C6-C60의 아릴기, 또는 치환 또는 비치환된 5-7 원자의 헤테로고리기이다.
바람직하게, 상기 화학식 1에서 R1 내지 R8은 각각 독립적으로 치환 또는 비치환된 전자 끄는 기(electron withdrawing groups)로부터 선택될 수 있다. 이는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들에게 잘 알려져 있다.
상기 화학식 1의 화합물은 하기 화학식 2의 화합물 중에서 선택되는 것일 수 있다:
Figure 112006045333110-PAT00002
상기 화학식 2에서,
n은 0 또는 1이고,
R9 내지 R18은 각각 독립적으로, 수소, 할로겐기, 니트릴기(-CN), 니트로기(-NO2), 술포닐기(-SO2R), 술폭사이드기(SOR), 술폰아미드기(-SO2NRR'), 술포네이트기(-SO3R), 트리플루오로메틸기(-CF3), 에스테르기(CO-OR), 아미드기(-CO-NHR, -CO-NRR'), 치환된 또는 비치환된 직쇄형 또는 가지형의 C1-C12의 알콕시기, 치환된 또는 비치환된 직쇄형 또는 가지형의 C1-C12의 알킬기, 치환된 또는 비치환된 방향족 또는 비방향족 헤테로고리기, 치환된 또는 비치환된 C6-C20의 아릴기, 치환된 또는 비치환된 아민기(-NHR, -NRR'), 및 -L-M으로 이루어진 군으로부터 선택될 수 있고, R9와 R10, 또는 R11과 R12가 결합되어 방향족 또는 헤테로고리를 형성할 수 있으며,
상기 L은 아민기(-NHR, -NRR'), 아미드기(-NHCOR, -CONHR, -CONRR'), 에테르기(-COR) 및 에스테르기(-COOR)로 이루어진 군으로부터 선택된 하나 이상의 기로 치환 또는 비치환된 C1-C60의 알킬렌기; 아민기(-NHR, -NRR'), 아미드기(-NHCOR, -CONHR, -CONRR'), 에테르기(-COR) 및 에스테르기(-COOR)로 이루어진 군으로부터 선택된 하나 이상의 기로 치환 또는 비치환된 C6-C60의 아릴렌기; 또는 아민기(-NHR, -NRR'), 아미드기(-NHCOR, -CONHR, -CONRR'), 에테르기(-COR) 및 에스테르기(-COOR)로 이루어진 군으로부터 선택된 하나 이상의 기로 치환 또는 비치환된 5-7 원자의 헤테로고리기이고,
M은 알코올기(-OH), 티올기(-SH), 인산기(-PO3H), 아민기(-NHR, -NRR'), 치환된 또는 비치환된 폴리올레핀(polyolefin), 치환된 또는 비치환된 폴리비닐(polyvinyl), 치환된 또는 비치환된 폴리아크릴레이트(polyacrylate), 치환된 또는 비치환된 폴리티오펜(polythiophene), 치환된 또는 비치환된 폴리피롤(polypyrrole), 및 치환된 또는 비치환된 폴리아닐린(polyaniline)으로 이루어진 군으로부터 선택될 수 있고,
상기 R 및 R'는 서로 동일하거나 상이하고, 각각 독립적으로 수소, 치환 또는 비치환된 C1-C60의 알킬기, 치환 또는 비치환된 C6-C60의 아릴기, 또는 치환 또는 비치환된 5-7 원자의 헤테로고리기이다.
상기 화학식들의 치환기를 상세히 설명하면 다음과 같다.
상기 화학식들 중 R0 내지 R18 중 아릴기의 예로는 페닐기, 나프틸기(naphtyl), 안트라세닐기(antracenyl), 테트라세닐기(tetracenyl), 펜타세닐기(pentacenyl), 비페닐기(biphenyl), 터페닐기(terphenyl), 벤질(bezyl), 파이레닐 기, 페릴레닐기(perylenyl), 코로네닐기(coronenyl) 등이 있으나, 이들에만 한정되는 것은 아니다.
상기 화학식들 중 R1 내지 R18 중 아릴 아민기의 예로는 디페닐 아민기, 페닐 나프틸 아민기, 디톨릴 아민기, 페닐 톨릴 아민기, 카바졸릴기, 트리페닐 아민기 등이 있으나, 이들에만 한정되는 것은 아니다.
상기 화학식들 중 R1 내지 R18 중 헤테로 고리기의 예로는 피리딜기, 아크리딜기, 티에닐기, 이미다졸릴기, 옥사졸릴기, 티아졸릴기 또는 퀴놀릴기 등이 있으나, 이들에만 한정되는 것은 아니다.
상기 화학식들 중 R1 내지 R18 중 할로겐기의 예로는 불소, 염소, 브롬 또는 요오드가 있다.
상기 화학식들 중 R1 내지 R18 중 실란기의 예로는 사일롤기(silole), 실릴렌기(silylene)등이 있으나, 이들에만 한정되는 것은 아니다.
상기 화학식들 중 R1 내지 R18 중 할로겐기의 예로는 불소, 염소, 브롬 또는 요오드가 있다.
상기 화학식들 중 R1 내지 R18 의 치환기들이 다른 치환기를 갖는 경우, 이들 치환기는 수소, 알킬기, 알콕시기, 알케닐기, 아릴기, 아릴 아민기, 헤테로고리기, 실란기, 붕소기, 지방족 고리기, 아미노기, 니트릴기, 니트로기, 할로겐기, 아미드기, 에스테르기 및 에테르기로 이루어진 군에서 선택될 수 있다.
상기 화학식 2으로 표시되는 화합물의 더욱 구체적인 예로는 하기와 같은 화합물들이 있으나, 이들에만 한정되는 것은 아니다.
Figure 112006045333110-PAT00003
Figure 112006045333110-PAT00004
Figure 112006045333110-PAT00005
Figure 112006045333110-PAT00006
Figure 112006045333110-PAT00007
Figure 112006045333110-PAT00008
상기 화학식에서, x는 2~10000000이고, R19 및 R20은 각각 독립적으로 치환 또는 비치환된 C1-C60의 알킬 또는 치환 또는 비치환된 C1-C60의 아릴이다.
유기 박막 트랜지스터는 소스 전극, 드레인 전극 및 게이트 전극이라고 불리는 세 개의 단자를 갖는 전자소자로서, 수없이 많은 다양한 구조가 존재한다. 이 하, 본 발명에 따른 유기 박막 트랜지스터의 구조를 도면을 참조하여 보다 구체적으로 설명하나, 도면 및 도면과 관련된 내용은 본 발명을 예시하기 위한 것이며, 본 발명의 범위를 한정하도록 의도된 것은 아니다.
도 1은 본 발명에 따른 하나의 실시상태에 따른 유기 박막 트랜지스터의 단면을 나타낸 것이다. 도 1에 도시된 유기 박막 트랜지스터는 바텀-게이트(bottom-gate)의 탑-컨택트(top-contact) 구조로서, 기판(11), 상기 기판에 배치된 게이트 전극(16), 상기 게이트 전극과 기판 상에 배치된 절연층(12), 상기 절연층 상에 배치된 반도체층(14), 상기 반도체층과 절연층 상에 배치된 소스 전극(15) 및 드레인 전극(11)을 포함한다. 도 1의 유기 박막 트랜지스터는 1층의 유기물층을 포함하는 구조로서, 상기 반도체층(14)이 상기 화학식 1의 화합물을 포함한다.
도 1의 유기 박막 트랜지스터는 기판(11) 위에 게이트 전극(16)을 패터닝하고, 상기 기판과 게이트 전극 상에 절연층(12)을 형성하고, 그 위에 p-형 또는 n-형 반도체층(14)을 형성한 후, 상기 반도체층(14)과 절연층(12) 상에 소스 전극(15) 및 드레인 전극(11)을 형성함으로써 제조될 수 있다.
도 2 내지 도 5는 바텀-게이트(bottom-gate)의 탑-컨택트(top-contact) 구조로서, 2층의 유기물층을 포함하는 구조이다. 이와 같은 구조에서는, 반도체층(14)이 한 층을 이루고, 상기 반도체층(14)과, 소스 전극 및 드레인 전극 중 적어도 하나와의 사이에 삽입되는 유기물층(17)이 다른 층을 이룬다. 상기 유기물층(17)은 상기 화학식 1의 화합물을 포함한다.
도 2 내지 도 5를 보면, 유기 박막 트랜지스터는 기판(11), 상기 기판에 배 치된 게이트 전극(16), 상기 게이트 전극과 기판 상에 배치된 절연층(12), 상기 절연층 상에 배치된 반도체층(14), 및 상기 반도체층과 절연층 상에 배치된 소스 전극(15)과 드레인 전극(11)를 포함하는 구조에 있어서, 상기 화학식 1의 화합물을 포함하는 유기물층(17)이, 반도체층(14)과 소스 전극(15) 및 드레인 전극(11)과의 사이(도 2), 반도체층(14)과 소스 전극(15)과의 사이(도 3), 또는 반도체층(14)과 드레인 전극(11)과의 사이(도 4)에 패터닝되어 삽입되거나, 패터닝 없이 소스 전극(15) 및 드레인 전극(11)에 접하도록 형성된다(도 5).
상기 화학식 1의 화합물을 포함하는 유기물층(17)이 패터닝되지 않고 소스 전극(15)과 드레인 전극(11)의 사이를 연결하는 경우, 상기 유기물층(17)의 전기 전도도에 의해 오프(off) 상태의 전류량이 증가할 수 있기 때문에 상기 유기물층(17)이 패터닝되어 삽입되는 것이 바람직할 수 있지만, 본 발명에서 사용되는 화학식 1의 화합물을 포함하는 유기물층(17)은 패터닝되지 않은 경우에도 오프 상태의 전류량의 증가가 크지 않도록 할 수 있다.
상기와 같은 구조의 유기 박막 트랜지스터에 있어서, 게이트 전극(16)에 전압을 인가함으로써 전하 캐리어(charge-carrier)가 반도체층(14)에 형성될 수 있다. 예를 들어, 음성 게이트 전압(negative gate voltage)을 이용하면 양전하 캐리어(정공)가 p-형 유기물층에 형성될 수 있으며, 양성 게이트 전압(positive gate voltage)을 이용하면 음전하 캐리어(전자)가 n-형 유기물층에 형성될 수 있다. 반도체층에서의 전하 캐리어의 밀도는 게이트 전압에 의하여 조절될 수 있어서, 소스 전극과 드레인 전극 사이의 전류의 흐름은 게이트 전극으로 인가되는 전압에 의하 여 조절될 수 있다.
도 6은 본 발명에 따른 다른 하나의 실시상태에 따른 유기 박막 트랜지스터의 단면을 나타낸 것이다. 도 6에 도시된 유기 박막 트랜지스터는 바텀-게이트(bottom-gate)의 바텀-콘택트(bottom-contact) 구조로서, 기판(11), 상기 기판에 배치된 게이트 전극(16), 상기 게이트 전극과 기판 상에 배치된 절연층(12), 상기 절연층 상에 배치된 소스 전극(15) 및 드레인 전극(11), 상기 절연층과 상기 소스 전극 및 드레인 전극 상에 배치된 반도체층(14)을 포함한다. 도 6의 유기 박막 트랜지스터는 1층의 유기물층을 포함하는 구조로서, 상기 반도체층(14)이 상기 화학식 1의 화합물을 포함한다.
바텀-게이트(bottom-gate)의 바텀-콘택트(bottom-contact) 구조의 유기 박막 트랜지스터도 역시 2층의 유기물층을 포함하도록 제조될 수 있으며, 이 경우 반도체층(14)이 한 층을 이루고, 상기 반도체층(14)과, 소스 전극 및 드레인 전극 중 적어도 하나와의 사이에 삽입되는 유기물층(17)이 다른 층을 이룬다. 상기 유기물층(17)은 상기 화학식 1의 화합물을 포함한다. 구체적으로, 유기 박막 트랜지스터는 기판(11), 상기 기판에 배치된 게이트 전극(16), 상기 게이트 전극과 기판 상에 배치된 절연층(12), 상기 절연층 상에 배치된 소스 전극(15) 및 드레인 전극(11), 상기 절연층과 상기 소스 전극 및 드레인 전극 상에 배치된 반도체층(14)을 포함하는 구조에 있어서, 상기 화학식 1의 화합물을 포함하는 유기물층(17)이 반도체층(14)과 소스 전극(15) 및 드레인 전극(11)과의 사이(도 8), 반도체층(14)과 소스 전극(15)과의 사이(미도시), 또는 반도체층(14)과 드레인 전극(11)과의 사이(미도 시)에 패터닝되어 삽입되거나, 패터닝없이 절연층(12), 소스 전극(15) 및 드레인 전극(11) 상에 형성된다(도 7).
또한, 본 발명의 또 다른 실시상태에 따른 유기 박막 트랜지스터는 기판(13)에 배치된 소스 전극(15)과 드레인 전극(11), 상기 기판(13) 및 상기 소스 전극(15)과 드레인 전극(11) 상에 배치된 반도체층(14), 상기 반도체층(14) 상에 배치된 절연층(12), 상기 절연층(12)에 배치된 게이트 전극(16)을 포함하는 구조일 수 있으며, 상기 반도체층(14)은 상기 화학식 1의 화합물을 포함한다.
또한, 본 발명의 또 다른 실시상태에 따른 유기 박막 트랜지스터는 기판(13)에 배치된 소스 전극(15)과 드레인 전극(11), 상기 기판 (13) 및 상기 소스 전극(15)과 드레인 전극(11) 상에 배치된 반도체층(14), 상기 반도체층(14) 상에 배치된 절연층(12) 및 상기 절연층(12)에 배치된 게이트 전극(16)를 포함하는 구조에 있어서, 상기 화학식 1의 화합물을 포함하는 유기물층(17)이 상기 반도체층(14)과 소스 전극(15) 및 드레인 전극(11)과의 사이, 상기 반도체층(14)과 소스 전극(15)과의 사이, 또는 상기 반도체층(14)과 드레인 전극(11)과의 사이에 추가로 포함한 구조를 갖는다. 상기 화학식 1의 화합물을 포함하는 유기물층(17)이 상기 반도체층(14)과 소스 전극(15) 및 드레인 전극(11)과의 사이에 삽입된 구조가 도 10에 예시되어 있다.
본 발명의 또 다른 실시상태에 따른 유기 박막 트랜지스터는, 기판(13)에 배치된 반도체층(14), 상기 반도체층(14)에 배치된 소스 전극(15)과 드레인 전극(11), 상기 반도체층(14) 및 상기 소스 전극(15)과 드레인 전극(11) 상에 배치된 절연층(12), 및 상기 절연층(12) 상에 배치된 게이트 전극(16)을 포함하는 구조일 수 있으며, 이 경우 상기 반도체층(14)가 상기 화학식 1의 화합물을 포함한다.
본 발명의 또 다른 실시상태에 따른 유기 박막 트랜지스터는, 기판(13)에 배치된 반도체층(14), 상기 반도체층(14)에 배치된 소스 전극(15)과 드레인 전극(11), 상기 반도체층(14) 및 상기 소스 전극(15)과 드레인 전극(11) 상에 배치된 절연층(12), 및 상기 절연층(12) 상에 배치된 게이트 전극(16)을 포함하는 구조에 있어서, 상기 화학식 1을 포함하는 유기물층(17)이 반도체층(14)과 소스 전극(15) 및 드레인 전극(11)과의 사이, 반도체층(14)과 소스 전극(15)과의 사이, 또는 반도체층(14)과 드레인 전극(11)과의 사이에 삽입된 구조를 가질 수 있다.
본 발명은 또한, 게이트 전극, 절연층, 소스 전극, 드레인 전극, 및 반도체층을 비롯한 1층 이상의 유기물층을 형성하는 단계를 포함하는 유기 박막 트랜지스터의 제조방법에 있어서, 상기 유기물층 중 1층 이상을 상기 화학식 1로 표시되는 화합물을 포함하도록 형성하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법을 제공한다. 상기 화학식 1의 화합물을 포함하는 유기물층은 소스 전극, 드레인 전극, 또는 소스 전극과 드레인 전극 모두에 접하도록 형성되는 것이 바람직하다.
상기 화학식 1의 화합물을 포함하도록 형성된 유기물층은 반도체층일 수도 있고, 반도체층과 별개로 형성된 유기물층으로서, 반도체층과, 소스 전극 및 드레인 전극 중 적어도 하나와의 사이에 형성된 유기물층일 수도 있다.
구체적으로, 본 발명의 하나의 실시 상태에 따른 유기 박막 트랜지스터의 제조방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극과 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 상기 화학식 1의 화합물을 포함하는 반도체층을 형성하는 단계; 및 상기 반도체층과 상기 절연층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
본 발명의 또 하나의 실시상태에 따른 유기 박막 트랜지스터의 제조방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극과 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 반도체층을 형성하는 단계; 상기 반도체층 상에 상기 화학식 1의 화합물을 포함하는 유기물층을 형성하는 단계; 및 상기 유기물층과 상기 절연층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
본 발명의 또 하나의 실시상태에 따른 유기 박막 트랜지스터의 제조방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극과 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 절연층과 상기 소스 전극 및 드레인 전극 상에 상기 화학식 1의 화합물을 포함하는 반도체층을 형성하는 단계를 포함한다.
본 발명의 또 하나의 실시상태에 따른 유기 박막 트랜지스터의 제조방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극과 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 소스 전극 및 드레인 전극을 형성하는 단계; 상기 절연층과 상기 소스 전극 및 드레인 전극 상에 상기 화학식 1의 화합물을 포함하는 유기물층을 형성하는 단계; 및 상기 유기물층 상에 반도체층을 형성하는 단계를 포함한다.
본 발명의 또 하나의 실시상태에 따른 유기 박막 트랜지스터의 제조방법은 기판 상에 소스 전극 및 드레인 전극을 형성하는 단계; 상기 기판과 상기 소스 전극 및 드레인 전극 상에 상기 화학식 1의 화합물을 포함하는 반도체층을 형성하는 단계; 상기 반도체층 상에 절연층을 형성하는 단계; 및 상기 절연층에 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 또 하나의 실시상태에 따른 유기 박막 트랜지스터의 제조방법은 기판 상에 소스 전극 및 드레인 전극을 형성하는 단계; 상기 기판과 상기 소스 전극 및 드레인 전극 상에 상기 화학식 1의 화합물을 포함하는 유기물층을 형성하는 단계; 상기 유기물층 상에 반도체층을 형성하는 단계; 상기 반도체층 상에 절연층을 형성하는 단계; 및 상기 절연층에 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 또 하나의 실시상태에 따른 유기 박막 트랜지스터의 제조방법은 기판에 상기 화학식 1의 화합물을 포함하는 반도체층을 형성하는 단계; 상기 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 단계; 상기 반도체과 상기 소스 전극 및 드레인 전극 상에 절연층을 형성하는 단계; 및 상기 절연층 상에 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 또 하나의 실시상태에 따른 유기 박막 트랜지스터의 제조방법은 기판에 반도체층을 형성하는 단계; 상기 반도체층 상에 상기 화학식 1의 화합물을 포함하는 유기물층을 형성하는 단계; 상기 유기물층 상에 소스 전극 및 드레인 전극을 형성하는 단계; 상기 유기물층과 상기 소스 전극 및 드레인 전극 상에 절연층을 형성하는 단계; 및 상기 절연층 상에 게이트 전극을 형성하는 단계를 포함한다.
유기 박막 트랜지스터에 사용되는 각각의 구성요소 및 본 발명의 효과에 대 하여 보다 상세히 설명한다.
기판
유기 박막 트랜지스터를 위한 열역학적 및 기계적 요구사항을 만족시킬 수 있는 유리, 반도체 웨이퍼(semiconductor wafer), 금속 산화물, 세라믹 물질 및 플라스틱 등이 기판(13)으로 사용될 수 있다.
게이트 전극
도전성 물질이 게이트 전극(16)으로 사용될 수 있는데, 그러한 도전성 물질의 비제한적인 예로는 탄소, 알루미늄, 바나듐, 크롬, 구리, 아연, 은, 금, 마그네슘, 칼슘, 나트륨, 칼륨, 티타늄, 인듐, 이트륨, 리튬, 가돌리늄, 주석, 납, 금속 유사물(similar metals) 및 상기 금속의 합금, p- 또는 n- 도프된(doped) 실리콘, 산화아연, 산화 인듐, 인듐 주석 산화물(ITO), 인듐 아연 산화물 및 주석 유사 산화물(similar tin oxide) 또는 주석 산화물 인듐계 복합 화합물(tin oxide indium-based complex compounds), ZnO:Al, SnO2:Sb 와 같은 산화물과 금속의 혼합물, 폴리(3-메틸티오펜)(poly(3-methylthiophene)), 폴리[3,4-(에틸렌-1,2-디옥시)티오펜] (poly[3,4-(ethylene-1,2-dioxy) thiophene]), 폴리피롤(polypyrrole) 및 폴리아닐린(polyaniline)과 같은 도전성 고분자를 포함한다.
절연층(Insulating Layer)
절연층(12)에 사용될 수 있는 절연 물질의 비제한적인 예로는, 실리콘 산화물, 실리콘 질화물, 및 폴리이미드, 폴리(2-비닐피리딘), 폴리(4-비닐페놀), 폴리 메틸 메타크릴레이트와 같은 플라스틱 절연체를 포함한다.
반도체층 (Semi-conducting Layer)
반도체층으로 사용될 수 있는 것으로서 두 가지 형태의 분자가 있는데, 이는 p-형 및 n-형 유기 반도체 물질이다. P-형 반도체성 물질에서는 정공이 전하 캐리어이며, n-형 반도체성 물질에서는 전자가 전하 캐리어이다.
P-형 유기 반도체성 물질의 비제한적인 예로는, 펜타센(pentacene), 안트라디티오펜(antradithiophene), 벤조디티오펜(benzodithiophene), 티오펜 올리고머(thiophene oligomer), 폴리티오펜(polythiophenes), 티오펜 올리고머의 하위단위 혼합물 (mixed-subunit thiophene oligomer), 산소-기능기가 결합된 티오펜 올리고머 (oxy-funcionalized thiophene oligomers) 등이 있다(H. E. Katz et al., Acc. Chem. Res. 34, 359 (2001)).
N-형 유기 반도체 재료로는, 예컨대, 플루오르화 메탈로프탈로시아닌(fluorinated metallophthalocyanines) (Z. Bao, J. Am. Chem. Soc. 120, 207 (1998)), 퍼플루오로아린-변형된 폴리티오펜(perfluoroarene-modified polythiophene) (A. Facchetti, Angew. Chem. Int. Ed. 42, 3900 (2003)) 등이 포함된다.
또한, 본 발명의 화학식 1의 화합물이 반도체층에 포함될 수 있다.
소스 전극 또는 드레인 전극과 접하는 유기물층(Organic layer)
상기 유기물층은 상기 화학식 1로 표시되는 화합물 중 적어도 하나를 포함한다. 상기 화학식 1의 화합물을 포함하는 유기물층은 반도체층과 소스 전극 및/또는 드레인 전극과의 사이에 오옴성 접촉이 형성되는 것을 돕는다. 따라서, 유기 박막 트랜지스터에서 구동전압(threshold voltage) 및 전하 캐리어의 이동성은, 상기 설명한 화학식 1로 표시되는 화합물 중 적어도 하나를 포함하는 유기물층에 의하여 향상될 수 있다.
상기 화학식 1의 화합물을 포함하는 유기물층은 진공 증착이나 스크린 프린팅(screen-printing), 잉크젯 프린팅(ink-jet printing), 마이크로접촉 프린팅(micro-contact printing), 스핀 코팅(spin coating), 딥 코팅(dip coating), SAM(Self-assembled Monolayer) 등의 용액 공정을 사용하여 형성시킬 수 있다. SAM 공정의 경우에는, SAM 공정이 가능한 화합물을 사용하여 상기 화학식 1의 화합물 중에서 선택되는 화합물을 소스 전극 및 드레인 전극에 선택적으로 도포할 수 있다. 또한, 상기 화학식 1의 화합물을 포함하는 유기물층은 단분자층으로부터 수십 nm 정도 바람직하게는 단분자층으로부터 100 nm의 박막의 두께에서 더 좋은 효과를 나타낼 수 있다.
소스 전극/드레인 전극(Source Electrodes/Drain Electrodes)
도전성 물질이 소스 전극/드레인 전극으로 사용될 수 있는데 그러한 도전성 물질의 비제한적인 예로는 탄소, 알루미늄, 바나듐, 크롬, 구리, 아연, 은, 금, 마그네슘, 칼슘, 나트륨, 칼륨, 티타늄, 인듐, 이트륨, 리튬, 가돌리늄, 주석, 납, 네오디뮴(neodymium), 백금, 팔라듐, 금속 유사물(similar metals) 및 상기 금속의 합금, p- 또는 n- 도프된(doped) 실리콘, 산화아연, 산화인듐, 인듐 주석 산화물(ITO), 인듐 아연 산화물 및 주석 유사 산화물(similar tin oxide) 또는 주석 산화 물 인듐계 복합 화합물(tin oxide indium-based complex compounds), ZnO:Al, SnO2:Sb 와 같은 산화물과 금속의 혼합물, 폴리(3-메틸티오펜)(poly(3-methylthiophene)), 폴리[3,4-(에틸렌-1,2-디옥시)티오펜] (poly[3,4-(ethylene-1,2-dioxy) thiophene]), 폴리피롤(polypyrrole) 및 폴리아닐린(polyaniline)과 같은 도전성 고분자를 포함한다.
또한, 소스 전극/드레인 전극용 물질은 전하 캐리어 주입 배리어를 감소시키고 유기물층과 오옴성 접촉을 형성하기 위한 적절한 일함수를 갖는다. 반도체층(14)으로서 p-형 물질이 사용될 경우, 소스 전극/드레인 전극 물질의 일함수는, p-형 유기 물질의 HOMO(highest occupied molecular orbital) 에너지 준위와 대응되거나 또는 매우 근접한다. 따라서, 팔라듐, 백금 및 금과 같이 매우 큰 일함수를 갖는 금속이 소스 전극/드레인 전극으로 바람직하다. 한편, 반도체층(14)으로서 n-형 물질이 사용될 경우, 소스 전극/드레인 전극 물질의 일함수는, n-형 유기 물질의 LUMO (lowest unoccupied molecular orbital) 에너지 준위와 대응되거나 또는 매우 근접한다. 따라서, 알루미늄과 같이 작은 일함수를 갖는 금속이 소스 전극/드레인 전극으로 바람직하다.
그러나, 본 발명에 따른 유기 박막 트랜지스터의 성능은, 상기 화학식 1의 화합물을 포함하는 유기물층에 의하여, 소스 전극/드레인 전극 물질에 대하여 낮은 의존성을 보인다. 이로 인하여, 스크린 프린팅, 릴-릴 공정(reel-to-reel process, J.A. Rogers et al., Adv. Mater. 11, 741 (1999)), 마이크로 접촉 프린팅(micro- contact printing) 등을 포함하는 다양한 방법으로 적용될 수 있는 다양한 전극 재료를 이용하여 유기 박막 트랜지스터를 제조할 수 있다. 즉, 상기 본 발명은, 상기 화학식 1의 화합물을 포함하는 유기물층에 의하여, 유기 박막 트랜지스터의 성능이 저하되지 않도록 하면서도 다양한 전극 물질들을 보다 용이한 공정을 이용하여 소스 전극/드레인 전극으로 사용할 수 있다.
예를 들어, 상기 화학식 1로 표시되는 화합물을 포함하는 유기물층을 사용함으로써, 도 10의 구조에서 알루미늄을 소스 전극/드레인 전극으로 사용하는 것이 가능하게 된다. 도 10에서 보는 바와 같이, 포토리토그래피 (photolithography) 기술 및 에칭 방법을 적용하여 알루미늄을 패터닝하여 소스 전극(15)/드레인 전극(11)의 배열을 용이하게 만들 수 있다. 또한, 스크린 프린팅이 가능한 도전성 잉크 중 하나인 은 페이스트(paste)를 이용하여 스크린 프린팅 방법에 의하여 소스 전극(15)/드레인 전극(11)으로 패터닝하여 사용할 수 있다.
본 발명에서는 특히 소스 전극 및 드레인 전극으로서 알루미늄, 은, 금, 네오디뮴, 팔라듐, 백금 및 이들의 합금 중에서 선택되는 재료를 사용하는 것이 바람직하다.
본 발명은 또한 전술한 본 발명에 따른 유기 박막 트랜지스터를 포함하는 전자장치를 제공한다. 본 발명에 따른 전자장치는 상기 본 발명의 유기 박막 트랜지스터를 일 구성요소로 하는 것이라면 특별히 그 종류에 한정되지 않으며, 예컨대 전자종이(E-paper), 스마트 카드(smart card) 또는 디스플레이 장치 등이 있다.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실시예를 제시한다. 그러나 하기의 실시예는 본 발명을 보다 쉽게 이해하기 위하여 제공되는 것일 뿐, 이에 의해 본 발명의 내용이 한정되는 것은 아니다.
실시예 1 :
전계 효과(field-effect) 트랜지스터는, 도 5와 같은 바텀-게이트(bottom-gate)의 탑-컨택트(top-contact) 구조로 제조되었다. 기판(13)과 게이트 전극(16)으로서 n-도프(doped)된 실리콘 웨이퍼를 사용하였다. 게이트 유전체 또는 절연층 (12)은, n-도프(doped)된 실리콘 상에 실리콘 디옥사이드(SiO2)를 열적으로 성장시켜 제조되었다. 실리콘 디옥사이드(SiO2) 게이트 절연층의 두께는 300nm였다. 반도체층(14)은 상기 실리콘 디옥사이드(SiO2) 절연층(12) 위에 형성되었다. 펜타센이 p-형 반도체 물질로 사용되었다. 펜타센층(14)은 1x10-6 Torr의 베이스 압력 하에서 0.3 Å/s의 속도로 증착되었다. 상기 펜타센층의 두께는 50nm였다. 유기물층(17) 및 금(Au)으로 된 소스 전극(15)/드레인 전극(11)은 각각 도 5에 나타난 바와 같이 쉐도우 마스크(shadow mask)에 의하여 펜타센 막 위에 증착되었다. 도 5 에 나타난 바와 같이, 금 소스 전극(15) / 드레인 전극 (11)을 증착하기 전에 상기 유기물층(17)을 상기 펜타센 막 위에 패터닝 하지 않고 증착하였다. 상기 화학식 2-11로 표시되는 화합물이 유기물층(17)의 형성을 위해 이용되었다. 유기물층(17)은 1×10-6 Torr의 베이스 압력 하에서 0.5 Å/s의 속도로 증착되었으며, 상기 유기물층(17)의 두께는 20nm였다. 도 9에 나타난 바와 같이, 상기 유기 FET의 채널 길이(L) 및 폭 (W)은 상기 유기 박막 트랜지스터의 성능에 상당한 영향을 미친다. 본 발명의 실시예에서는 상기 유기 박막 트랜지스터의 채널 폭과 길이는 각각 1mm와 100㎛로 하였다.
몇 개의 게이트 전압(VG)에서 드레인-소스 전압(drain-source voltage, VDS)에 대한 드레인-소스 전류(drain-source current, IDS) 특성을 보여주는 그래프가 도 11에 도시되어 있다. 펜타센 트랜지스터(VDS = -40V)에서 VG에 대한 상기 (IDS)1/2 의 특성은 도 12에 도시되어 있다. 드레인-소스 전류의 포화상태에서 전계 효과 이동성은 μFET = 0.03 cm2/Vs로 계산된다.
실시예 2 :
상기 실시예 1에서 소스 전극/드레인 전극으로서 금(Au)을 알루미늄(Al)으로 대체한 것을 제외하고는, 실시예 1에서 설명된 것과 동일한 방법으로 소자를 제조하였다.
드레인-소스 전류의 포화상태에서 전계 효과 이동성은 μFET = 0.01 cm2/Vs로 계산된다.
유기물층 (17)을 갖는 유기 박막 트랜지스터는 소스 전극/드레인 전극 물질로서 알루미늄을 사용하여도 금을 사용할 경우와 유사한 성능을 보인다는 것을 알 수 있다.
실시예 3 :
도 2에 나타난 바와 같이, 상기 유기물층(17)을 쉐도우 마스크(shadow mask)에 의하여 전극과 같은 형태로 패터닝하여 펜타센 막 위에 증착한 것을 제외하고는, 실시예 2에서 설명된 것과 동일한 방법으로 소자를 제조하였다.
몇 개의 게이트 전압(VG)에서 드레인-소스 전압(drain-source voltage, VDS)에 대한 드레인-소스 전류(drain-source current, IDS) 특성을 보여주는 그래프가 도 13에 도시되어 있다. 펜타센 트랜지스터(VDS = -40V)에서 VG에 대한 상기 (IDS)1/2 의 특성은 도 14에 도시되어 있다. 드레인-소스 전류의 포화상태에서 전계 효과 이동성은 μFET = 0.01 cm2/Vs로 계산된다.
실시예 2와 같이 유기물층(17)이 패터닝되지 않은 트랜지스터와 본 실시예 3과 같이 유기물층(17)이 패터닝된 트랜지스터는 유사한 수준의 전계 효과 이동성을 나타내었다. 또한, 유기물층(17)이 패터닝되지 않은 트랜지스터(실시예 2)에서의 오프(off) 상태의 전류량이 유기물층(17)이 패터닝된 트랜지스터(실시예 3)에서의 것과 유사한 수준을 나타내고 있다는 것으로부터, 유기물층(17)이 패터닝되지 않더라도 유기물층 (17)에 의한 누설 전류가 크지 않다는 것을 알 수 있다.
실시예 4 :
유기물층(17) 형성시 상기 화학식 2-30의 화합물을 사용한 것을 제외하고는, 실시예 2에서 설명된 것과 동일한 방법으로 소자를 제조하였다.
몇 개의 게이트 전압(VG)에서 드레인-소스 전압(drain-source voltage, VDS)에 대한 드레인-소스 전류(drain-source current, IDS) 특성을 보여주는 그래프가 도 15에 도시되어 있다. 펜타센 트랜지스터(VDS = -40V)에서 VG에 대한 상기 (IDS)1/2 의 특성은 도 16에 도시되어 있다. 드레인-소스 전류의 포화상태에서 전계 효과 이동성은 μFET = 0.02 cm2/Vs로 계산된다.
비교예 1 :
상기 유기물층(17)을 형성하지 않은 것을 제외하고는 실시예 1에서 설명된 것과 동일한 방법으로 소자를 제조하였다.
몇 개의 게이트 전압(VG)에서 드레인-소스 전압(VDS)에 대한 드레인-소스 전류(IDS) 특성을 보여주는 그래프가 도 17에 도시되어 있다. 펜타센 트랜지스터(VDS = -40V)에서 VG에 대한 상기 (IDS)1/2 의 특성은 도 18에 도시되어 있다. 드레인-소스 전류의 포화상태에서 전계 효과 이동성은 μFET = 0.01 cm2/Vs로 계산된다.
동일한 게이트 바이어스 하에서, 펜타센과 금 전극 사이에 유기물층(17)이 배치된 트랜지스터의 경우(실시예 1, 도 11)에는 유기물층(17)을 포함하지 않는 트랜지스트의 경우(도 17)와 비교하여, 보다 높은 소스-드레인 전류값을 갖는다. 유기물층(17)이 배치된 트랜지스터에서는 반도체층(semiconducting layer)과 전극 (electrodes) 사이의 오옴성 접촉(ohmic contact)을 용이하게 하여 성능이 향상되었음을 알 수 있다.
비교예 2 :
상기 비교예 1에서 소스 전극/드레인 전극으로서 금(Au)을 알루미늄(Al)으로 대체한 것을 제외하고는, 비교예 1에서 설명된 것과 동일한 방법으로 소자를 제조하였다.
상기 소자는 트랜지스터 특성을 나타내지 않았다. 소스 전극/드레인 전극으로서 알루미늄을 사용할 경우, 유기물층(17)이 소스 전극 또는 드레인 전극과 접하도록 배치되어 오옴성 접촉(ohmic contact)을 용이하게 해야만 트랜지스터로서 작동한다는 것을 알 수 있다.
실시예 5 :
전계 효과(field-effect) 트랜지스터는, 도 7에서와 같은 바텀-게이트(bottom-gate)의 바텀-콘택트(bottom-contact) 구조로 제조되었다. 기판(13)과 게이트 전극(16)으로서 n-도프(doped)된 실리콘 웨이퍼를 사용하였다. 게이트 유전체 또는 절연층 (12)은, n-도프(doped)된 실리콘 위에 실리콘 디옥사이드(SiO2)를 열적으로 성장시켜 제조되었다. 실리콘 디옥사이드(SiO2) 게이트 절연층의 두께는 300nm였다. 금(Au)으로 된 소스 전극(15) / 드레인 전극(11)은 각각 도 7에 나타난 바와 같이 쉐도우 마스크(shadow mask)에 의하여 상기 실리콘 디옥사이드(SiO2) 절연층(12) 위에 형성되었다. 상기 유기물층(17)을 상기 소스 전극(15)/드레인 전극(11) 이 형성된 기판 위에 패터닝하지 않고 증착하였다. 상기 화학식 2-11로 표시되는 화합물이 유기물층(17)의 형성을 위하여 이용되었다. 상기 유기물층(17)은 1×10-6 Torr의 베이스 압력 하에서 0.5 Å/s의 속도로 증착되었으며, 상기 유기물층(17)의 두께는 20nm였다. 상기 유기물층 (17) 위에 p-형 반도체 물질인 펜타센을 이용하여 반도체층(14)을 형성하였다. 펜타센층(14)은 1x10-6 Torr의 베이스 압력 하에서 0.3 Å/s의 속도로 증착되었다. 상기 펜타센 층의 두께는 50nm였다.
몇 개의 게이트 전압(VG)에서 드레인-소스 전압(drain-source voltage, VDS)에 대한 드레인-소스 전류(drain-source current, IDS) 특성을 보여주는 그래프가 도 19에 도시되어 있다. 펜타센 트랜지스터(VDS = -40V)에서 VG에 대한 상기 (IDS)1/2 의 특성은 도 20에 도시되어 있다. 드레인-소스 전류의 포화상태에서 전계 효과 이동성은 μFET = 0.03 cm2/Vs로 계산된다.
상기 유기물층(17)이 바텀-컨택트의 구조에서도 탑-컨택트 구조에서와 동일한 효과를 나타냄을 알 수 있다.
실시예 6 :
상기 유기물층(17)의 형성시 상기 화학식 2-38의 화합물 (평균수평균분자량 (Mn) = 8000))을 용매에 녹여 스핀 코팅으로 형성한 것을 제외하고는, 실시예 4에서 설명된 것과 동일한 방법으로 소자를 제조하였다. 용매로는 테트라하이드로퓨란 (THF)를 사용하였고, 1500 rpm으로 20초 동안 스핀한 후, 80 ℃에서 2분 동안 건조시켰다.
몇 개의 게이트 전압(VG)에서 드레인-소스 전압(drain-source voltage, VDS)에 대한 드레인-소스 전류(drain-source current, IDS) 특성을 보여주는 그래프가 도 21에 도시되어 있다. 펜타센 트랜지스터(VDS = -40V)에서 VG에 대한 상기 (IDS)1/2 의 특성은 도 22에 도시되어 있다. 드레인-소스 전류의 포화상태에서 전계 효과 이동성은 μFET = 0.02 cm2/Vs로 계산된다.
비교예 3 :
상기 유기물층(17)을 형성하지 않은 것을 제외하고는, 실시예 5에서 설명된 것과 동일한 방법으로 소자를 제조하였다.
몇 개의 게이트 전압(VG)에서 드레인-소스 전압(VDS)에 대한 드레인-소스 전류(IDS) 특성을 보여주는 그래프가 도 23에 도시되어 있다. 펜타센 트랜지스터(VDS = -40V)에서 VG에 대한 상기 (IDS)1/2 의 특성은 도 24에 도시되어 있다. 드레인-소스 전류의 포화상태에서 전계 효과 이동성은 μFET = 0.005 cm2/Vs로 계산된다.
바텀-콘택트(bottom-contact) 구조에서도 유기물층(17)이 배치된 트랜지스터에서는 반도체층(semiconducting layer)과 전극(electrodes) 사이의 오옴성 접촉 (ohmic contact)을 용이하게 하여 성능이 향상되었음을 알 수 있다.
실시예 7 :
상기 유기물층(17)을 형성하지 않고, 상기 반도체층(14)을 펜타센 대신 상기 화학식 2-30의 화합물을 사용한 것을 제외하고는, 실시예 5에서 설명된 것과 동일한 방법으로 소자를 제조하였다.
몇 개의 게이트 전압(VG)에서 드레인-소스 전압(drain-source voltage, VDS)에 대한 드레인-소스 전류(drain-source current, IDS) 특성을 보여주는 그래프가 도 25에 도시되어 있다. 상기 트랜지스터(VDS = -40V)에서 VG에 대한 상기 (IDS)1/2 의 특성은 도 26에 도시되어 있다. 상기 화학식 2-30의 화합물을 반도체층(14)으로 사용한 트랜지스터는 n 형 트랜지스터 특성을 나타내었고, 드레인-소스 전류의 포화상태에서 전계 효과 이동성은 μFET = 1.5 ×10-5 cm2/Vs로 계산된다.
상기 화학식 2을 포함하는 화합물은 유기 박막 트랜지스터에서 n-형 반도체 물질로 사용될 수 있음을 나타낸다.
본 발명에 의한 유기 박막 트랜지스터는, 반도체층과 소스 전극/드레인 전극 사이의 오옴성 접촉을 용이하게 하거나, 이와 동시에 반도체층 자체로 작용하는 유기 화합물을 포함하는 유기물층을 도입함으로서 상기 반도체층과 소스 전극/드레인 전극 사이의 전기적 접촉을 향상시킨다. 그 결과, 상기 유기 박막 트랜지스터의 소 스전극이나 드레인 전극용 재료로서 일함수가 비교적 낮더라도 가격이 저렴하며 가공성이 우수한 물질을 사용할 수 있다.
따라서, 본 발명에 의한 유기 박막 트랜지스터는 반도체층과 소스 전극/드레인 전극 사이의 전기적 접촉이 우수하여 전기 전자 소자의 구성부품으로 널리 사용될 수 있다. 특히, 본 발명에 의한 유기 박막 트랜지스터는 전자종이(E-paper), 스마트 카드(smart card) 또는 디스플레이 장치에까지도 적용될 수 있다.
본 명세서에서는 본 발명을 설명하기에 가장 적절하다고 판단되는 본 발명의 바람직한 예시들을 중심으로만 설명하였다. 그렇지만, 본 발명을 벗어나지 않는 범위에서 본 발명에 대한 다양하고도 자명한 변형이 가능하다.

Claims (32)

  1. 게이트 전극, 절연층, 소스 전극, 드레인 전극, 및 반도체층을 비롯한 1층 이상의 유기물층을 포함하는 유기 박막 트랜지스터에 있어서, 상기 유기물층 중 1층 이상이 하기 화학식 1로 표시되는 화합물을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터:
    [화학식 1]
    Figure 112006045333110-PAT00009
    상기 화학식 1에 있어서,
    m 및 n은 각각 1 또는 2이고,
    l은 0 또는 1이고,
    X1 및 X2는 각각 독립적으로 CH 또는 N이며,
    Y1 및 Y2는 각각 독립적으로 n=1일 때 NR0이고, n=2일 때 N이며, 여기서 R0는 수소, 치환 또는 비치환된 알킬기, 및 치환 또는 비치환된 아릴기로 이루어진 군에서 선택되고,
    R1 내지 R8은 서로 동일하거나 상이하고, 각각 독립적으로 수소, 치환 또는 비치환된 알킬기, 치환 또는 비치환된 알콕시기, 치환 또는 비치환된 알케닐기, 치환 또는 비치환된 아릴기, 치환 또는 비치환된 아릴 아민기, 치환 또는 비치환된 헤테로고리기, 치환 또는 비치환된 실란기, 치환 또는 비치환된 붕소기, 치환 또는 비치환된 지방족 고리기, 니트릴기(-CN), 니트로기(-NO2), 할로겐기, 아미드기(-NHCOR, -CONHR, -CONRR'), 에스테르기(-COOR), 술포닐기(-SO2R), 술폭사이드기(-SOR), 술폰아미드기(-SO2NRR'), 술포네이트기(-SO3R), 트리플루오로메틸기(-CF3), 아민기(-NHR, -NRR'), 및 -L-M 로 이루어진 군에서 선택되고, 이들은 서로 인접하는 기와 방향족, 지방족 또는 헤테로의 축합 고리를 형성할 수 있으며,
    상기 L은 아민기(-NHR, -NRR'), 아미드기(-NHCOR, -CONHR, -CONRR'), 에테르기(-COR) 및 에스테르기(-COOR)로 이루어진 군으로부터 선택된 하나 이상의 기로 치환 또는 비치환된 C1-C60의 알킬렌기; 아민기(-NHR, -NRR'), 아미드기(-NHCOR, -CONHR, -CONRR'), 에테르기(-COR) 및 에스테르기(-COOR)로 이루어진 군으로부터 선택된 하나 이상의 기로 치환 또는 비치환된 C6-C60의 아릴렌기; 또는 아민기(-NHR, -NRR'), 아미드기(-NHCOR, -CONHR, -CONRR'), 에테르기(-COR) 및 에스테르기(-COOR)로 이루어진 군으로부터 선택된 하나 이상의 기로 치환 또는 비치환된 5-7 원자의 헤테로고리기이고,
    M은 알코올기(-OH), 티올기(-SH), 인산기(-PO3H), 아민기(-NHR, -NRR'), 치 환된 또는 비치환된 폴리올레핀(polyolefin), 치환된 또는 비치환된 폴리비닐(polyvinyl), 치환된 또는 비치환된 폴리아크릴레이트(polyacrylate), 치환된 또는 비치환된 폴리티오펜(polythiophene), 치환된 또는 비치환된 폴리피롤(polypyrrole), 및 치환된 또는 비치환된 폴리아닐린(polyaniline)으로 이루어진 군으로부터 선택될 수 있고,
    상기 R 및 R'는 서로 동일하거나 상이하고, 각각 독립적으로 수소, 치환 또는 비치환된 C1-C60의 알킬기, 치환 또는 비치환된 C6-C60의 아릴기, 또는 치환 또는 비치환된 5-7 원자의 헤테로고리기이다.
  2. 청구항 1에 있어서, 상기 화학식 1의 화합물을 포함하는 유기물층은 반도체층인 것인 유기 박막 트랜지스터.
  3. 청구항 1에 있어서, 상기 화학식 1의 화합물을 포함하는 유기물층은 반도체층과 별개의 유기물층으로서, 반도체층과, 소스 전극 및 드레인 전극 중 적어도 하나와의 사이에 배치된 유기물층인 것인 유기 박막 트랜지스터.
  4. 청구항 1에 있어서, 상기 유기 박막 트랜지스터는 기판, 상기 기판에 배치된 게이트 전극, 상기 게이트 전극과 기판 상에 배치된 절연층, 상기 절연층 상에 배치된 반도체층, 및 상기 반도체층과 상기 절연층 상에 배치된 소스 전극 및 드레인 전극을 포함하고, 상기 반도체층은 상기 소스 전극 및 드레인 전극과 접하도록 배치되고, 상기 화학식 1의 화합물을 포함하는 것인 유기 박막 트랜지스터.
  5. 청구항 1에 있어서, 상기 유기 박막 트랜지스터는 기판, 상기 기판에 배치된 게이트 전극, 상기 게이트 전극과 기판 상에 배치된 절연층, 상기 절연층 상에 배치된 반도체층, 상기 반도체층 상에 배치된 유기물층, 및 상기 유기물층과 상기 절연층 상에 배치된 소스 전극 및 드레인 전극을 포함하고, 상기 유기물층은 상기 소스 전극, 드레인 전극 또는 소스 전극과 드레인 전극 모두와 접하도록 배치되고, 상기 화학식 1의 화합물을 포함하는 것인 유기 박막 트랜지스터.
  6. 청구항 1에 있어서, 상기 유기 박막 트랜지스터는 기판, 상기 기판에 배치된 게이트 전극, 상기 게이트 전극과 기판 상에 배치된 절연층, 상기 절연층 상에 배치된 소스 전극 및 드레인 전극, 및 상기 절연층, 소스 전극 및 드레인 전극 상에 배치된 반도체층을 포함하고, 상기 반도체층은 상기 소스 전극 및 드레인 전극과 접하도록 배치되고, 상기 화학식 1의 화합물을 포함하는 것인 유기 박막 트랜지스터.
  7. 청구항 1에 있어서, 상기 유기 박막 트랜지스터는 기판, 상기 기판에 배치된 게이트 전극, 상기 게이트 전극과 기판 상에 배치된 절연층, 상기 절연층 상에 배치된 소스 전극 및 드레인 전극, 상기 절연층, 소스 전극 및 드레인 전극 상에 배 치된 유기물층, 및 상기 유기물층 상에 배치된 반도체층을 포함하고, 상기 유기물층은 상기 소스 전극, 드레인 전극 또는 소스 전극과 드레인 전극 모두와 접하도록 배치되고, 상기 화학식 1의 화합물을 포함하는 것인 유기 박막 트랜지스터.
  8. 청구항 1에 있어서, 상기 유기 박막 트랜지스터는 기판, 상기 기판에 배치된 소스 전극 및 드레인 전극, 상기 기판, 소스 전극 및 드레인 전극 상에 배치된 반도체층, 상기 반도체층 상에 배치된 절연층, 및 상기 절연층 상에 배치된 게이트 전극을 포함하고, 상기 반도체층은 상기 소스 전극 및 드레인 전극과 접하도록 배치되고, 상기 화학식 1의 화합물을 포함하는 것인 유기 박막 트랜지스터.
  9. 청구항 1에 있어서, 상기 유기 박막 트랜지스터는 기판, 상기 기판에 배치된 소스 전극 및 드레인 전극, 상기 기판, 소스 전극 및 드레인 전극 상에 배치된 유기물층, 상기 유기물층 상에 배치된 반도체층, 상기 반도체층 상에 배치된 절연층, 및 상기 절연층 상에 배치된 게이트 전극을 포함하고, 상기 유기물층은 상기 소스 전극, 드레인 전극 또는 소스 전극과 드레인 전극 모두와 접하도록 배치되고, 상기 화학식 1의 화합물을 포함하는 것인 유기 박막 트랜지스터.
  10. 청구항 1에 있어서, 상기 유기 박막 트랜지스터는 기판, 상기 기판에 배치된 반도체층, 상기 반도체층 상에 배치된 소스 전극 및 드레인 전극, 상기 반도체층, 소스 전극 및 드레인 전극 상에 배치된 절연층, 및 상기 절연층 상에 배치된 게이 트 전극을 포함하고, 상기 반도체층은 상기 소스 전극 및 드레인 전극과 접하도록 배치되고, 상기 화학식 1의 화합물을 포함하는 것인 유기 박막 트랜지스터.
  11. 청구항 1에 있어서, 상기 유기 박막 트랜지스터는 기판, 상기 기판에 배치된 반도체층, 상기 반도체층 상에 배치된 유기물층, 상기 유기물층 상에 배치된 소스 전극 및 드레인 전극, 상기 유기물층, 소스 전극 및 드레인 전극 상에 배치된 절연층, 및 상기 절연층 상에 배치된 게이트 전극을 포함하고, 상기 유기물층은 상기 소스 전극, 드레인 전극 또는 소스 전극과 드레인 전극 모두와 접하도록 배치되고, 상기 화학식 1의 화합물을 포함하는 것인 유기 박막 트랜지스터.
  12. 청구항 1에 있어서, 상기 화학식 1의 화합물은 하기 화학식 2의 화합물 중에서 선택되는 것인 유기 박막 트랜지스터:
    [화학식 2]
    Figure 112006045333110-PAT00010
    상기 화학식 2에서,
    n은 0 또는 1이고,
    R9 내지 R18은 각각 독립적으로, 수소, 할로겐기, 니트릴기(-CN), 니트로기(-NO2), 술포닐기(-SO2R), 술폭사이드기(SOR), 술폰아미드기(-SO2NRR'), 술포네이트기(-SO3R), 트리플루오로메틸기(-CF3), 에스테르기(CO-OR), 아미드기(-CO-NHR, -CO-NRR'), 치환된 또는 비치환된 직쇄형 또는 가지형의 C1-C12의 알콕시기, 치환된 또는 비치환된 직쇄형 또는 가지형의 C1-C12의 알킬기, 치환된 또는 비치환된 방향족 또는 비방향족 헤테로고리기, 치환된 또는 비치환된 C6-C20의 아릴기, 치환된 또는 비치환된 아민기(-NHR, -NRR'), 및 -L-M으로 이루어진 군으로부터 선택될 수 있고, R9와 R10, 또는 R11과 R12가 결합되어 방향족 또는 헤테로고리를 형성할 수 있으며,
    상기 L은 아민기(-NHR, -NRR'), 아미드기(-NHCOR, -CONHR, -CONRR'), 에테르기(-COR) 및 에스테르기(-COOR)로 이루어진 군으로부터 선택된 하나 이상의 기로 치환 또는 비치환된 C1-C60의 알킬렌기; 아민기(-NHR, -NRR'), 아미드기(-NHCOR, -CONHR, -CONRR'), 에테르기(-COR) 및 에스테르기(-COOR)로 이루어진 군으로부터 선택된 하나 이상의 기로 치환 또는 비치환된 C6-C60의 아릴렌기; 또는 아민기(-NHR, -NRR'), 아미드기(-NHCOR, -CONHR, -CONRR'), 에테르기(-COR) 및 에스테르기(-COOR)로 이루어진 군으로부터 선택된 하나 이상의 기로 치환 또는 비치환된 5-7 원자의 헤테로고리기이고,
    M은 알코올기(-OH), 티올기(-SH), 인산기(-PO3H), 아민기(-NHR, -NRR'), 치 환된 또는 비치환된 폴리올레핀(polyolefin), 치환된 또는 비치환된 폴리비닐(polyvinyl), 치환된 또는 비치환된 폴리아크릴레이트(polyacrylate), 치환된 또는 비치환된 폴리티오펜(polythiophene), 치환된 또는 비치환된 폴리피롤(polypyrrole), 및 치환된 또는 비치환된 폴리아닐린(polyaniline)으로 이루어진 군으로부터 선택될 수 있고,
    상기 R 및 R'는 서로 동일하거나 상이하고, 각각 독립적으로 수소, 치환 또는 비치환된 C1-C60의 알킬기, 치환 또는 비치환된 C6-C60의 아릴기, 또는 치환 또는 비치환된 5-7 원자의 헤테로고리기이다.
  13. 청구항 1에 있어서, 상기 화학식 1의 화합물은 하기 화학식 2-1 내지 2-41의 화합물 중에서 선택되는 것인 유기 박막 트랜지스터:
    Figure 112006045333110-PAT00011
    Figure 112006045333110-PAT00012
    Figure 112006045333110-PAT00013
    Figure 112006045333110-PAT00014
    Figure 112006045333110-PAT00015
    Figure 112006045333110-PAT00016
    상기 화학식에서, x는 2~10000000이고, R19 및 R20은 각각 독립적으로 치환 또는 비치환된 C1-C60의 알킬 또는 치환 또는 비치환된 C1-C60의 아릴이다.
  14. 청구항 1에 있어서, 상기 화학식 1의 화합물을 포함하는 유기물층은 두께가 단분자층 두께 내지 100 nm 인 것인 유기 박막 트랜지스터.
  15. 청구항 1에 있어서, 상기 소스 전극 및 드레인 전극은 알루미늄, 은, 금, 네오디뮴, 팔라듐, 백금 및 이들의 합금 중에서 선택되는 재료로 이루어진 것인 유기 박막 트랜지스터.
  16. 게이트 전극, 절연층, 소스 전극, 드레인 전극, 및 반도체층을 비롯한 1층 이상의 유기물층을 형성하는 단계를 포함하는 유기 박막 트랜지스터의 제조방법에 있어서, 상기 유기물층 중 1층 이상을 하기 화학식 1로 표시되는 화합물을 포함하도록 형성하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법:
    [화학식 1]
    Figure 112006045333110-PAT00017
    상기 화학식 1에 있어서,
    m 및 n은 각각 1 또는 2이고,
    l은 0 또는 1이고,
    X1 및 X2는 각각 독립적으로 CH 또는 N이며,
    Y1 및 Y2는 각각 독립적으로 n=1일 때 NR0이고, n=2일 때 N이며, 여기서 R0는 수소, 치환 또는 비치환된 알킬기, 및 치환 또는 비치환된 아릴기로 이루어진 군에서 선택되고,
    R1 내지 R8은 서로 동일하거나 상이하고, 각각 독립적으로 수소, 치환 또는 비치환된 알킬기, 치환 또는 비치환된 알콕시기, 치환 또는 비치환된 알케닐기, 치환 또는 비치환된 아릴기, 치환 또는 비치환된 아릴 아민기, 치환 또는 비치환된 헤테로고리기, 치환 또는 비치환된 실란기, 치환 또는 비치환된 붕소기, 치환 또는 비치환된 지방족 고리기, 니트릴기(-CN), 니트로기(-NO2), 할로겐기, 아미드기(-NHCOR, -CONHR, -CONRR'), 에스테르기(-COOR), 술포닐기(-SO2R), 술폭사이드기(-SOR), 술폰아미드기(-SO2NRR'), 술포네이트기(-SO3R), 트리플루오로메틸기(-CF3), 아민기(-NHR, -NRR'), 및 -L-M 로 이루어진 군에서 선택되고, 이들은 서로 인접하는 기와 방향족, 지방족 또는 헤테로의 축합 고리를 형성할 수 있으며,
    상기 L은 아민기(-NHR, -NRR'), 아미드기(-NHCOR, -CONHR, -CONRR'), 에테르기(-COR) 및 에스테르기(-COOR)로 이루어진 군으로부터 선택된 하나 이상의 기로 치환 또는 비치환된 C1-C60의 알킬렌기; 아민기(-NHR, -NRR'), 아미드기(-NHCOR, -CONHR, -CONRR'), 에테르기(-COR) 및 에스테르기(-COOR)로 이루어진 군으로부터 선택된 하나 이상의 기로 치환 또는 비치환된 C6-C60의 아릴렌기; 또는 아민기(- NHR, -NRR'), 아미드기(-NHCOR, -CONHR, -CONRR'), 에테르기(-COR) 및 에스테르기(-COOR)로 이루어진 군으로부터 선택된 하나 이상의 기로 치환 또는 비치환된 5-7 원자의 헤테로고리기이고,
    M은 알코올기(-OH), 티올기(-SH), 인산기(-PO3H), 아민기(-NHR, -NRR'), 치환된 또는 비치환된 폴리올레핀(polyolefin), 치환된 또는 비치환된 폴리비닐(polyvinyl), 치환된 또는 비치환된 폴리아크릴레이트(polyacrylate), 치환된 또는 비치환된 폴리티오펜(polythiophene), 치환된 또는 비치환된 폴리피롤(polypyrrole), 및 치환된 또는 비치환된 폴리아닐린(polyaniline)으로 이루어진 군으로부터 선택될 수 있고,
    상기 R 및 R'는 서로 동일하거나 상이하고, 각각 독립적으로 수소, 치환 또는 비치환된 C1-C60의 알킬기, 치환 또는 비치환된 C6-C60의 아릴기, 또는 치환 또는 비치환된 5-7 원자의 헤테로고리기이다.
  17. 청구항 16에 있어서, 상기 화학식 1의 화합물을 포함하는 유기물층은 반도체층인 것인 유기 박막 트랜지스터의 제조방법.
  18. 청구항 16에 있어서, 상기 화학식 1의 화합물을 포함하는 유기물층은 반도체층과 별개의 유기물층으로서, 반도체층과, 소스 전극 및 드레인 전극 중 적어도 하나와의 사이에 배치된 유기물층인 것인 유기 박막 트랜지스터의 제조방법.
  19. 청구항 16에 있어서, 상기 화학식 1의 화합물을 이용하여 형성한 유기물층을 소스 전극, 드레인 전극 또는 소스 전극과 드레인 전극 모두와 접하게 배치되도록 형성하는 것인 유기 박막 트랜지스터의 제조방법.
  20. 청구항 16에 있어서, 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극과 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 상기 화학식 1의 화합물을 포함하는 반도체층을 형성하는 단계; 및 상기 반도체층과 상기 절연층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 유기 박막 트랜지스터의 제조방법.
  21. 청구항 16에 있어서, 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극과 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 반도체층을 형성하는 단계; 상기 반도체층 상에 상기 화학식 1의 화합물을 포함하는 유기물층을 형성하는 단계; 및 상기 유기물층과 상기 절연층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 유기 박막 트랜지스터의 제조방법.
  22. 청구항 16에 있어서, 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극과 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 절연층과 상기 소스 전극 및 드레인 전극 상에 상 기 화학식 1의 화합물을 포함하는 반도체층을 형성하는 단계를 포함하는 유기 박막 트랜지스터의 제조방법.
  23. 청구항 16에 있어서, 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극과 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 소스 전극 및 드레인 전극을 형성하는 단계; 상기 절연층과 상기 소스 전극 및 드레인 전극 상에 상기 화학식 1의 화합물을 포함하는 유기물층을 형성하는 단계; 및 상기 유기물층 상에 반도체층을 형성하는 단계를 포함하는 유기 박막 트랜지스터의 제조방법.
  24. 청구항 16에 있어서, 기판 상에 소스 전극 및 드레인 전극을 형성하는 단계; 상기 기판과 상기 소스 전극 및 드레인 전극 상에 상기 화학식 1의 화합물을 포함하는 반도체층을 형성하는 단계; 상기 반도체층 상에 절연층을 형성하는 단계; 및 상기 절연층에 게이트 전극을 형성하는 단계를 포함하는 유기 박막 트랜지스터의 제조방법.
  25. 청구항 16에 있어서, 기판 상에 소스 전극 및 드레인 전극을 형성하는 단계; 상기 기판과 상기 소스 전극 및 드레인 전극 상에 상기 화학식 1의 화합물을 포함하는 유기물층을 형성하는 단계; 상기 유기물층 상에 반도체층을 형성하는 단계; 상기 반도체층 상에 절연층을 형성하는 단계; 및 상기 절연층에 게이트 전극을 형성하는 단계를 포함하는 유기 박막 트랜지스터의 제조방법.
  26. 청구항 16에 있어서, 기판에 상기 화학식 1의 화합물을 포함하는 반도체층을 형성하는 단계; 상기 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 단계; 상기 반도체층과 상기 소스 전극 및 드레인 전극 상에 절연층을 형성하는 단계; 및 상기 절연층 상에 게이트 전극을 형성하는 단계를 포함하는 유기 박막 트랜지스터의 제조방법.
  27. 청구항 16에 있어서, 기판에 반도체층을 형성하는 단계; 상기 반도체층 상에 상기 화학식 1의 화합물을 포함하는 유기물층을 형성하는 단계; 상기 유기물층 상에 소스 전극 및 드레인 전극을 형성하는 단계; 상기 유기물층과 상기 소스 전극 및 드레인 전극 상에 절연층을 형성하는 단계; 및 상기 절연층 상에 게이트 전극을 형성하는 단계를 포함하는 유기 박막 트랜지스터의 제조방법.
  28. 청구항 16에 있어서, 상기 화학식 1의 화합물을 이용하여 형성하는 유기물층의 두께를 단분자층 두께 내지 100 nm 로 형성하는 것인 유기 박막 트랜지스터의 제조방법.
  29. 청구항 16에 있어서, 상기 화학식 1의 화합물을 이용하여 형성하는 유기물층을 진공 증착, 스크린 프린팅(screen-printing), 잉크젯 프린팅(ink-jet printing), 마이크로접촉 프린팅(micro-contact printing), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 SAM(Self-assembled Monolayer) 중에서 선택되는 방법에 의하여 형성하는 것인 유기 박막 트랜지스터의 제조방법.
  30. 청구항 16에 있어서, 상기 소스 전극 및 드레인 전극을 알루미늄, 은, 금, 네오디뮴(neodymium), 팔라듐, 백금 및 상기 금속의 합금으로 이루어진 군으로부터 선택되는 재료로 형성하는 것인 유기 박막 트랜지스터의 제조방법.
  31. 청구항 1의 유기 박막 트랜지스터를 포함하는 전자장치.
  32. 청구항 31에 있어서, 전자 종이, 스마트 카드 및 디스플레이 장치 중에서 선택되는 것인 전자 장치.
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