KR20060135609A

KR20060135609A - 디지털 제어 ｖｇａ를 갖는 스태거형 ａｇｃ

Info

Publication number: KR20060135609A
Application number: KR1020067005054A
Authority: KR
Inventors: 닐 버케트
Original assignee: 아이스파이어 세미콘덕터 코오포레이션
Priority date: 2003-09-12
Filing date: 2004-08-26
Publication date: 2006-12-29
Also published as: EP1712000A1; KR101100965B1; US7433431B2; JP2007505526A; WO2005027343A1; CN1961478A; CN1961478B; JP4662934B2; US20050058228A1; EP1712000A4; EP1712000B1

Abstract

본 발명은 무선 통신 분야에 관한 것으로, 보다 특히 디지털 제어 가변 이득 증폭기(VGAs)를 포함하는 자동 이득 제어(AGC)를 위한 장치 및 자동 이득 제어 방법에 관한 것이다. 본 발명은, 다중 AGC 스테이지를 갖는 I/Q 베이스밴드 스트립을 포함하는 AGC 회로를 제공하는데, 여기서 AGC 스테이지는 각각, 각각의 I 및 Q VGA; 각각의 I 및 Q VGA로부터 수신된 각각의 I 및 Q 출력 신호를 검파하기 위한 검파기; 검파된 I 및 Q 출력 신호를 변환하기 위한 아날로그-디지털 컨버터(ADC); 및 검파된 I 및 Q 출력 신호와 기준 신호 사이의 차에 대하여 각각의 I 및 Q VGA를 조정하기 위한 디지털 엔진을 포함한다. 각각의 I 및 Q VGA를 포함하는 스태거형 AGC의 사용은, 전체 동적 범위가 n-스테이지들 사이에 흩어지고, 그에 따라 VGA에서 감소된 이득 요건을 허용하는 것을 의미한다. 부가적으로, VGA 이득을 설정하기 위한 디지털 제어의 사용은, 아날로그 편차 및 I/Q 이득 불균형이 감소되는 것을 의미한다. 부가적으로, VGA 제어에 있어서 다중 업데이트 속도(update rate) 또는 크기의 사용은 동적 안착 시간을 향상시킨다.

무선 통신, 무선 수신기, 자동 이득 제어(AGC), 가변 이득 증폭기(VGA), 이득, 디지털 엔진, 신호 검파, 디지털 제어, 베이스밴드 스트립

Description

디지털 제어 ＶＧＡ를 갖는 스태거형 ＡＧＣ{STAGGERED AGC WITH DIGITALLY CONTROLLED VGA}

본 발명은 무선 통신 분야에 관한 것으로, 보다 특히 디지털 제어 가변 이득 증폭을 위한 장치 및 디지털 제어 가변 이득 증폭 방법에 관한 것이다.

휴대용 통신 시장의 빠른 성장은, 본 명세서에 참조로서 포함된 5㎓ 대역에서의 고속 물리 계층 - IEEE802.11a-1999 Part Ⅱ : "무선 LAN 매체 접근 제어(Medium Access Control)(MAC) 및 물리 계층(PHY) 규격"에 따른 RF 트랜시버를 위한 저비용, 저전력 및 고집적 솔루션을 찾도록 설계자들을 압박하고 있다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 인식하는 바와 같이, 자동 이득 제어(Automatic Gain Control)(AGC) 회로는, 이득이 수신된 신호의 강도와 같이 특정 파라미터의 기능으로서 특정 방식으로 자동 조정되는 회로이다. 이득은 각각 출력 전류, 전압 또는 전력 대 입력 전압 또는 전력의 비율이고, 통상적으로 데시벨(dB)로 표현된다. 이 값이 1(unity)보다 작은 경우, 그 dB 이득은 입력과 출력 사이의 손실을 나타내는 네거티브이다.

통상적으로, 무선 수신기는 입력 신호 레벨의 광범위한 동적 범위를 보상하기 위해 이득을 조정하는 몇몇 종류의 가변 이득 증폭기(Variable Gain Amplifier)(VGA)에 연결된 AGC 알고리즘을 갖는다. 집적 무선 회로에 있어서, 베이스밴드 VGA의 사용이 일반적인 것이 되고 있지만, 복잡한 변조 방식에 대하여, 분리된 I(in-phase) 및 Q(quadrature) 출력 경로가 필요하다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 인식되는 바와 같이, 소정의 무선 주파수(RF) 애플리케이션은, I 및 Q 채널을 나타내는 신호 성분으로 무선 주파수 신호를 분리함으로써 신호 처리 동작을 수행한다. 예를 들어, 직접 변환 수신기에 있어서, I 및 Q 위상 신호는 수신된 신호를 복조하는 것을 돕기 위해 이용된다. 일반적으로, I 및 Q 채널 상의 신호는 동일한 진폭 및 90°의 위상차를 갖고, 이들 신호는 진폭 및 위상 관계를 유지하는 유사한 회로에 의해 분리하여 처리된다. 그러나, 회로를 구현하는데 있어서 결함(imperfections) 및 불일치(mismatches)는 진폭 또는 위상 불균형(즉, 이상적인 진폭 및 위상 관계로부터의 편이)를 야기할 수도 있다.

위상 또는 이득 불균형이 수신된 신호를 왜곡하는 경우, 그 후의 신호 처리는 강한 영향을 받는다. 베이스밴드 AGC에서 사용되는 VGA의 이득 및 위상을 정합시키는 것이 필요하다. 종래의 솔루션은, 아날로그 방식으로 이득을 조정하기 위한 단일 아날로그 제어 신호를 갖는 스태거형 AGC를 사용하였다. 선택적으로, 단일 스테이지 AGC는 큰 동적 범위 요건을 가지면서 사용되었다. 이들 솔루션은 모두 전술된 문제점을 적절하게 극복하지 못하였다.

본 발명은, I/Q 경로들 사이의 균형을 향상시키기 위해서, 각각의 I 및 Q 디지털 제어 VGA와 각각 연관된 스태거형 AGC를 제공함으로써, 종래기술의 결함을 극복한다. 또한, AGC의 제어는, 수신기의 디지털 부분의 DSP 기능으로부터 전역적으로 보다는 오히려 AGC에 대해 국부적으로 수행된다.

본 발명의 제1 양태에 따르면, 무선 주파수 신호가 수신되고, 다운컨버팅(downconverting)되고, I 및 Q 신호 경로로 처리되는 무선 수신기에서, ⒜ 다중 자동 이득 제어(AGC) 스테이지를 갖는 I/Q 베이스밴드 스트립(baseband strip)의 특정 스테이지에서, (ⅰ) 특정 AGC 스테이지와 연관된 각각의 I 및 Q 가변 이득 증폭기(VGAs)로부터 수신되는 각각의 I 및 Q 출력 신호를 검파하는 단계; (ⅱ) 검파된 I 및 Q 신호를 디지털화하는 단계; (ⅲ) 검파된 I 및 Q 출력 신호와 기준 신호 사이의 차에 대하여 각각의 I 및 Q 가변 이득 증폭기(VGAs)를 조정하는 단계; 및 ⒝ 각 AGC 스테이지를 통해 전술된 ⒜를 반복하는 단계를 포함하는 자동 이득 제어(AGC) 방법이 제공된다.

본 발명의 제2 양태에 따르면, 무선 주파수 신호가 수신되고, 다운컨버팅되고, I 및 Q 신호 경로로 처리되는 무선 수신기에서, 다중 AGC 스테이지를 갖는 I/Q 베이스밴드 스트립을 포함하고, AGC 스테이지는 각각, 각각의 I 및 Q 가변 이득 증폭기(VGAs); 각각의 I 및 Q 가변 이득 증폭기(VGAs)로부터 수신된 각각의 I 및 Q 출력 신호를 검파하기 위한 검파기; 검파된 I 및 Q 출력 신호를 변환하기 위한 아날로그-디지털 컨버터(ADC); 및 검파된 I 및 Q 출력 신호와 기준 신호 사이의 차에 대하여 각각의 I 및 Q 가변 이득 증폭기(VGAs)를 디지털 방식으로 조정하기 위한 디지털 엔진을 포함하는 자동 이득 제어(AGC) 회로가 제공된다.

본 발명의 이점은 명백하다. 각각의 I 및 Q VGA를 포함하는 스태거형 AGC의 사용은, 전체 동적 범위가 n-스테이지들 사이에 흩어지는(spill) 것을 의미한다. 이는, 각각의 I 및 Q VGA가 감소된 이득 요건을 갖고, 설계가 보다 용이해지는 것을 의미한다. 또한, VGA 이득을 설정하기 위한 디지털 제어의 사용은, 아날로그 편차(analogue variations)가 감소되고, I/Q 이득 불균형이 아날로그 제어 VGA를 이용하는 경우와 비교하여 볼 때 감소될 수 있다는 것을 의미한다. 마지막으로, (전역적으로 발생된 피드백과 상반되는) 국부적으로 발생된 피드백을 사용하는 것은, 통상적으로 인터리빙된(interleaved) 블록을 통한 신호의 전달 (그룹) 지연(transport (group) delay)이 있기 때문에, 인터리빙된 VGA에 대한 최적 구성을 허용한다. (전역적 피드백 시스템에서와 같이) 단일 제어에 상반되는 시간에 VGA의 제어를 스태거링(staggering)함으로써, 향상된 동적 안착(dynamic settling)이 획득될 수 있다.

도1은 본 발명에 따른 디지털 수신기의 블록도.

도2는 도1의 디지털 수신기에 포함된 디지털 복조기의 블록도.

도3은 도2의 디지털 복조기의 프론트-엔드(front-end)의 I/Q 베이스밴드 스트립을 도시한 도면.

도4는 도3의 I/Q 베이스밴드 스트립의 상세도.

도5는 본 발명에 따른 디지털 제어 가변 이득 증폭기(VGAs) 아키텍처를 도시한 도면.

도6은 도5의 아키텍처 내의 검파기를 보다 상세하게 도시한 도면.

도7은 2-레벨 검파기와 결합하여 사용되는 아날로그-디지털 컨버터(ADC)를 도시한 도면.

도8은 4-레벨 검파기와 결합하여 사용되는 아날로그-디지털 컨버터(ADC)를 도시한 도면.

도9는 도6의 아키텍처 내의 디지털 엔진을 보다 상세하게 도시한 도면.

도10은 도9의 업/다운 카운터의 카운터 동작 대 시간을 나타내는 그래프.

도11은 4개의 타겟 구역(target zones)을 포함하는, 도10의 그래프와 유사한 그래프.

도1을 참조하면, 본 발명이 제공되는 디지털 수신기(10)가 도시되어 있다. 바람직한 수신기는, 예를 들어 IEEE802.11a 표준에서 상세화된 물리 계층 기능을 모두 수행하는 IceFyre Semiconductor사에 의해 제공되는 ICE5350 디지털 수신기일 수도 있지만, 본 발명은 이 수신기에 제한되지 않는다. 디지털 수신기는 RF 수신기 프론트 엔드(12)와 PHY/MAC(Physical Medium Access Control)(14) 사이에 위치된다. RF 수신기 프론트 엔드는 안테나(A 및 B)에 접속된다. 이 도면에 도시된 바와 같이, 디지털 수신기(10) 내의 2개의 주요 블록은 디지털 복조기(16) 및 베이스밴드 디코더(18)이다. 디지털 복조기(16)는, 캐리어 오프셋, 타이밍 오프셋을 제거하고, 채널 손상(channel impairments)을 보상하고, 디지털 변조 신호를 디매핑(demapping)함으로써 베이스밴드 신호를 재생시킨다. 이 블록은 아날로그-디지털 인터페이스(도시되지 않음)와 베이스밴드 인터페이스(도시되지 않음) 사이에 위치된다. 베이스밴드 디코더(18)는 베이스밴드 신호를 디인터리빙(de-interleaving)하고, 연판정 비터비 알고리즘(soft-decision Viterbi algorithm)을 통해 오류 수정을 제공하고, PHY/MAC(14)를 통과하도록 수정된 비트 스트림을 언스크램블링(unscrambling)한다. 이 블록은 베이스밴드 인터페이스(도시되지 않음)와 PHY/MAC 인터페이스(도시되지 않음) 사이에 위치된다.

도2는 도1의 디지털 복조기(16)를 도시한다. 이 도면에 도시된 바와 같이, 아날로그-디지털 인터페이스는 블록 ADCs/DACs(20)에 위치된다. 또한, 이 도면에서, 베이스밴드 인터페이스가 연판정 디매퍼(demapper)(22)에 위치된다는 것을 알 수 있다. 또한, 이 도면에서, 디지털 복조기(16)는 고속 퓨리에 변환(Fast Fourier Transform)(FFT) 회로(24)에 의해 2 부분으로 분할된다. 좌측은 디지털 복조기 프론트-엔드(DFE)(26)인 한편, 우측은 디지털 복조기 백-엔드(DBE)(28)이다. 본 발명은 디지털 복조기 프론트-엔드(26)에 제공된다.

보다 상세하게는, 도3에 보다 명확하게 도시된 바와 같이, 본 발명은 다중 AGC 스테이지를 포함하는 베이스밴드 I/Q 스트립에 포함된다. 이 도면에 도시된 바와 같이, 수신된 무선 주파수(RF)는 저잡음 증폭기(Low Noise Amplifier)(LNA) 믹 서 다운컨버터(30)에 의해 처리된다. 국부 발진기 신호는, 다음에 하위 중간 주파수(IF)(예를 들어, 10㎒ 내지 500㎒) 출력 신호로 다운컨버팅되는 고주파(예를 들어, 400 ~ 2500㎒) RF 입력 신호와 믹싱된다. 인식되는 바와 같이, 직교 발생기(quadrature generator)(도시되지 않음)는, I/Q 베이스밴드 스트립(32)으로 I 및 Q 신호를 제공하는 신호 소스로서 기능한다. LNA 믹서(30)는 I 및 Q 신호를 RF 신호와 합성하고, 그에 따라 복조를 용이하게 하기 위해 RF 신호를 I 및 Q 성분으로 분리한다. I 및 Q 성분은 I/Q 베이스밴드 스트립(32)으로 공급된다. 또한, 인식되는 바와 같이, I/Q 베이스밴드 스트립은, 증폭 및 필터링과 같은 소정의 유사한 기능이 수신된 주파수에서보다 하위 주파수에서 수행되는 것을 허용하는 무선 수신기의 IF 스트립과 유사하다.

도4를 참조하여, 도3의 I/Q 베이스밴드 스트립(32)이 보다 상세하게 설명된다. 이 도면으로부터 알 수 있는 바와 같이, 일반적으로 I/Q 베이스밴드 스트립(32)은 일련의 AGC 스테이지로 분할되는데, 2개가 도면부호(34 및 36)에 도시되어 있다. VGA(42)를 포함하는 AGC 회로(38, 40)는 저역 통과 필터들(LPFs) 또는 버퍼 증폭기들(44) 사이에 배치되고, 이들 컴포넌트 뒤에서 즉각 LPF 또는 버퍼 증폭기로부터의 피드백을 수신한다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 인식하는 바와 같이, LPF는 특정 주파수 아래의 모든 주파수를 거의 또는 전혀 손실없이 통과시키지만, 고주파를 감쇠시키는 필터이다. 이 애플리케이션에 따라, AGC 피드백 제어 신호는 LPF 또는 버퍼 증폭기(44)의 앞이나 뒤에 나올 수도 있다.

도5는 도4의 I/Q 베이스밴드 스트립(32)의 단일 AGC 스테이지를 도시하는 것으로, 본 발명의 디지털 제어 VGA 아키텍처를 보다 상세하게 설명한다. I/Q 검파기(46)는 각각의 VGA(42)로부터 연장되는 I/Q 신호 경로의 전력(Ioutput 및 Qoutput으로 도시됨)을 검파한다. 도9에 관하여 보다 완전하게 설명되는 바와 같이, 이 아키텍처는 또한, 검파된 I/Q 출력 신호를 디지털화하기 위한 아날로그-디지털 컨버터(ADC)(48) 및 검파된 I/Q 출력 신호와 기준 사이의 차를 처리하기 위한 디지털 엔진(50)을 포함한다.

도6을 참조하여, 도5의 검파기가 보다 상세하게 설명된다. I/Q 출력 신호는, 검파기(46)의 입력을 바이어스하는 직류(DC) 오프셋을 제거하는데 사용되는 각각의 고역 통과 필터(HPF)(52)로 공급된다. 그런 다음, I/Q 신호는, 교류 I/Q 출력 신호를 직류로 변경하는 각각의 정류기(54)로 흐르고, 이어서 I/Q 신호를 합산하는 연산 증폭기(op-amp)(56)로 흐른다. 그런 다음, 그 결과로서 생기는 신호는 저역 통과 필터(LPF)(58)로 전송된다.

도7 및 도8은 도5의 시스템을 위한 선택적인 아날로그-디지털 컨버터(ADCs)를 강조한다. ADC는, 카운터(64)를 위한 업/다운(up/down) 및 카운트/홀드(count/hold) 제어 신호를 발생시키기 위한 몇몇 논리 회로(62) 및 단순한 멀티레벨 비교기(60)를 사용한다. ADC(48) 기능은 4 또는 그 이상의 레벨로 증가할 수 있다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 이해되는 바와 같이, 비교기는 2개의 숫자를 비교하고, 소정의 신호가 몇몇 기준 전압보다 큰지 또는 작은지 여부를 판정하는데 사용된다. 이는 피드백이 없는 연산 증폭기와 같이 단순한 회로를 사용하여 달성될 수 있다. 소정의 범위 또는 경계를 넘는 오류나 차가 측정되는 경우, 그에 따라 VGAs(42)의 이득이 조정된다.

도9는 도5의 시스템의 디지털 엔진(50)을 도시한다. ADC(48)(도5 참조)에 의해 발생된 업/다운 및 카운트/홀드 제어 신호는 업/다운 카운터(64)로 공급된다. 전술된 바와 같이, 검파된 I/Q 출력 신호와 기준(도9에서 Vref/Force로 도시됨) 사이의 차가 충분히 큰 경우, 도10에 관하여 설명되는 바와 같이, I/Q 출력 신호를 "타겟 구역" 내에 이르게 하도록 디지털 제어 VGAs(42)의 이득이 카운터(64)에 의해 조정된다. 보다 상세하게는, 이득은 그것의 현재의/소정의 값으로 유지되거나, 또는 소정의 레벨에 도달할 때까지 업 또는 다운으로 조정된다.

도10은 도9의 업/다운 카운터의 카운터 동작 대 시간을 나타내는 그래프이다. 이 도면에 도시된 바와 같이, 카운터는 Vth_Upper 및 Vth_Lower 사이에서 연장되는 "타겟 구역"을 달성하려고 노력한다. Vnom에 도달되는 경우, 이득은 유지된다. 도11에 도시된 바와 같이, 이 개념은 하나 이상의 레벨로 확장될 수 있다(예를 들어, 4개의 타겟 구역이 도시되어 있음). 이 도면에 도시된 바와 같이, 검파된 오류가 소정의 범위 외부에 있는 경우에는 고정된 진폭 증분으로 고속(fast rate)으로, 또한 타겟 구역에 접근함에 따라서는 고정된 진폭 증분으로 저속으로 이득이 조정된다. 이 이중-속도 옵션은 AGC 시스템의 동적 안착을 향상시킨다. 선택적으로, 검파된 오류가 소정의 범위 외부에 있는 경우에는 큰 진폭 증분으로, 또한 타겟 구역에 접근함에 따라서는 작은 진폭 증분으로 고정 속도로 이득 제어를 조정하는 것이 가능하다.

본질적으로, 스태거형 AGC는, 각 AGC 스테이지 내부에 각각의 I 및 Q VGA를 위한 디지털 제어 VGA 및 폐쇄 피드백 루프 제어 시스템을 채택함으로써 구성된다. 각각의 I 및 Q VGA로부터의 출력 신호는, VGA 이득에 대한 조정이 요구되는지 여부를 판정하기 위해 검파된다. 검파된 I/Q 출력 신호는 디지털화되고, 최종적으로 각각의 I 및 Q VGA로 공급되는 디지털 제어 신호로 변환된다. 수신된 RF 신호에 대하여, 이 프로세스는, 디지털 복조기 프론트-엔드로부터 무모순(consistent) 출력 신호를 제공하려는 목적을 가지면서, 스태거형 AGC 아키텍처 내부의 각 AGC 스테이지에 의해 완료된다.

본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 이해되는 바와 같이, 본 발명은, 디지털 제어 VGA를 포함하는 스태거형 AGC가 집적 회로 내에 유용한 회로를 형성하기 위해서 다른 컴포넌트와 결합하여 사용되는 집적 회로에 관한 것이다. 전술된 실시예에서 이용된 개별적인 전자 및 처리 기능은 개별적으로 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 충분히 이해된다. 대체를 위해 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 각종 다른 구현이 발명되고, 본 명세서에서 청구된 발명은 이러한 모든 선택적인 구현, 대체 및 등가를 포함한다는 것이 의도된다고 이해된다. 전자 및 집적 회로 설계의 기술분야에서 통상의 지식을 가진 자는 소정의 애플리케이션을 위한 적절한 구현에 대해 본 발명을 손쉽게 적용할 수 있다.

결과적으로, 예시로서 본 명세서에 설명된 특정 실시예는, 발명자/출원인에 의해 청구되고, 첨부된 특허청구범위에 의해 정의된 본 발명의 범위를 제한하는 것 으로 의도되지 않는다는 것이 이해된다.

Claims

무선 주파수 신호가 수신되고, 다운컨버팅(downconverting)되고, I(in-phase) 및 Q(quadrature) 신호 경로로 처리되는 무선 수신기에서, 자동 이득 제어(Automatic Gain Control)(AGC) 방법에 있어서,

⒜ 다중 자동 이득 제어(AGC) 스테이지를 갖는 I/Q 베이스밴드 스트립(baseband strip)의 특정 스테이지에서 - 여기서, 상기 AGC 스테이지는 각각 그것과 연관된 제어 신호를 국부적으로 발생시킴 - ,

ⅰ. 상기 특정 AGC 스테이지와 연관된 각각의 I 및 Q 가변 이득 증폭기(Variable Gain Amplifiers)(VGAs)로부터 수신되는 각각의 I 및 Q 출력 신호를 검파하는 단계;

ⅱ. 상기 검파된 I 및 Q 신호를 디지털화하는 단계;

ⅲ. 상기 검파된 I 및 Q 출력 신호와 기준 신호 사이의 차에 대하여 상기 각각의 I 및 Q VGA를 상기 연관된 제어 신호로 조정하는 단계; 및

⒝ 각 AGC 스테이지를 통해 상기 ⒜를 반복하는 단계

를 포함하는 방법.
제1항에 있어서,

상기 검파하는 단계는,

⒜ 각각의 고역 통과 필터(HPFs)를 통해 상기 각각의 I 및 Q 출력 신호를 통과시키는 단계;

⒝ 상기 각각의 I 및 Q 필터링된 출력 신호를 정류하는 단계;

⒞ 연산 증폭기(operational amplifier)에서 상기 각각의 I 및 Q 필터링된 출력 신호를 합산하는 단계; 및

⒟ 저역 통과 필터(LPF)를 통해 상기 합산된 I 및 Q 필터링된 출력 신호를 통과시키는 단계를 포함하는

방법.
제1항에 있어서,

상기 디지털화하는 단계는,

⒜ 아날로그-디지털 컨버터(ADC)에서 상기 합산되고 저역 통과 필터링된 I 및 Q 신호를 수신하는 단계;

⒝ 상기 수신된 신호와 기준 신호를 비교하는 단계; 및

⒞ 디지털 업/다운(up/down) 및 카운트/홀드(count/hold) 제어 신호를 발생시키는 단계를 포함하는

방법.
제3항에 있어서,

상기 비교하는 단계는, 상기 디지털 업/다운 및 카운트/홀드 제어 신호를 발생시키기 위해 논리 회로 및 멀티레벨 비교기를 사용하는 단계를 포함하는

방법.
제4항에 있어서,

상기 조정하는 단계는,

⒜ 업/다운 카운터에서, 상기 업/다운 및 카운트/홀드 제어 신호를 수신하는 단계; 및

⒝ 상기 각각의 I 및 Q 가변 이득 증폭기(VGAs)의 이득을 설정하는 단계를 포함하는

방법.
제5항에 있어서,

상기 설정하는 단계는,

⒜ 상기 I 및 Q 필터링된 출력 신호가 소정의 경계의 외부에 도달하는 경우에는, 소정의 I/Q 출력 신호가 획득될 때까지, 상기 각각의 I 및 Q VGA의 이득을 변경하는 단계;

⒝ 그렇지 않은 경우에는, 상기 각각의 I 및 Q VGA 설정을 유지하는 단계를 포함하는

방법.
제6항에 있어서,

상기 변경하는 단계는, 상기 검파된 I/Q 출력 신호가 소정의 제1 범위를 넘는 경우에는 고속(fast rate)으로, 또는 상기 검파된 I/Q 출력 신호가 소정의 제2 범위를 넘는 경우에는 저속(slow rate)으로 상기 각각의 I 및 Q VGA를 조정하는 단계를 포함하는

방법.
제6항에 있어서,

상기 변경하는 단계는, 상기 검파된 I/Q 출력 신호가 소정의 제1 범위를 넘는 경우에는 큰 크기(magnitude)로, 또는 상기 검파된 I/Q 출력 신호가 소정의 제2 범위를 넘는 경우에는 작은 크기로 상기 각각의 I 및 Q VGA를 조정하는 단계를 포함하는

방법.
무선 주파수 신호가 수신되고, 다운컨버팅되고, I 및 Q 신호 경로로 처리되는 무선 수신기에서, 다중 AGC 스테이지를 갖는 I/Q 베이스밴드 스트립을 포함하는 자동 이득 제어(AGC) 회로에 있어서,

상기 AGC 스테이지는 각각,

⒜ 각각의 I 및 Q 가변 이득 증폭기(VGAs);

⒝ 상기 각각의 I 및 Q 가변 이득 증폭기(VGAs)로부터 수신된 각각의 I 및 Q 출력 신호를 검파하기 위한 검파기;

⒞ 상기 검파된 I 및 Q 출력 신호를 변환하기 위한 아날로그-디지털 컨버터(ADC); 및

⒟ 상기 검파된 I 및 Q 출력 신호와 기준 신호 사이의 차에 대하여 상기 각각의 I 및 Q 가변 이득 증폭기(VGAs)를 디지털 방식으로 조정하기 위한 디지털 엔진을 포함하는

자동 이득 제어 회로.
제9항에 있어서,

상기 검파기는,

ⅰ. 상기 각각의 I 및 Q 출력 신호로부터 직류(DC) 오프셋을 제거하기 위한 각각의 I 및 Q 고역 통과 필터(HPFs);

ⅱ. 상기 각각의 I 및 Q HPF와 연결되어, 상기 각각의 필터링된 I 및 Q 출력 신호를 교류(AC)로부터 직류(DC)로 변경하기 위한 정류기;

ⅲ. 상기 정류기와 연결되어, 상기 필터링된 I 및 Q 출력 신호를 합산하기 위한 연산 증폭기(Op-amp); 및

ⅳ. 상기 연산 증폭기와 연결되어, 상기 합산된 I 및 Q 출력 신호를 필터링하기 위한 저역 통과 필터(LPF)를 포함하는

자동 이득 제어 회로.
제10항에 있어서,

상기 ADC는 멀티레벨 비교기 및 논리 회로를 포함하는

자동 이득 제어 회로.
제11항에 있어서,

상기 멀티레벨 비교기의 레벨의 수는 적어도 4인

자동 이득 제어 회로.
제12항에 있어서,

상기 디지털 엔진은, 상기 각각의 I 및 Q 가변 이득 증폭기(VGAs)와 연관된 이득을 설정하기 위한 업/다운 카운터를 포함하는

자동 이득 제어 회로.
무선 주파수 신호가 수신되고, 다운컨버팅되고, I 및 Q 신호 경로로 처리되는 무선 수신기에서, 적어도 2개의 AGC 스테이지를 갖는 I/Q 베이스밴드 스트립을 포함하는 자동 이득 제어(AGC) 회로에 있어서,

상기 AGC 스테이지는 각각,

⒜ 각각의 I 및 Q 가변 이득 증폭기(VGAs); 및

⒝ 상기 각각의 I 및 Q 가변 이득 증폭기로 각각의 디지털 제어 신호를 제공하는 폐쇄 피드백 루프(closed feedback loop)를 포함하는

자동 이득 제어 회로.
제14항에 있어서,

상기 폐쇄 피드백 루프는,

ⅰ. 상기 각각의 I 및 Q 가변 이득 증폭기(VGAs)로부터 수신된 각각의 I 및 Q 출력 신호를 검파하기 위한 검파기;

ⅱ. 상기 검파된 I 및 Q 출력 신호를 변환하기 위한 아날로그-디지털 컨버터 (ADC); 및

ⅲ. 상기 검파된 I 및 Q 출력 신호와 기준 신호 사이의 차에 대하여 상기 각각의 I 및 Q 가변 이득 증폭기(VGAs)를 디지털 방식으로 조정하기 위한 디지털 엔진을 포함하는

자동 이득 제어 회로.
제15항에 있어서,

상기 폐쇄 피드백 루프는 상기 각각의 I 및 Q 가변 이득 증폭기(VGAs)의 앞에 위치결정되는

자동 이득 제어 회로.
제15항에 있어서,

상기 폐쇄 피드백 루프는 상기 각각의 I 및 Q 가변 이득 증폭기(VGAs)의 뒤에 위치결정되는

자동 이득 제어 회로.
무선 주파수 신호가 수신되고, 다운컨버팅되고, I 및 Q 신호 경로로 처리되 는 무선 수신기에서, 적어도 2개의 자동 이득 제어(AGC) 스테이지를 갖는 I/Q 베이스밴드 스트립의 특정 스테이지에서의 자동 이득 제어(AGC) 방법에 있어서 - 여기서, 상기 AGC 스테이지는 각각 그것과 연관된 각각의 I 및 Q 가변 이득 증폭기(VGAs)를 가짐 - ,

상기 특정 AGC 스테이지와 연관된 폐쇄 피드백 루프를 통해 상기 각각의 I 및 Q VGA로 국부적으로 발생된 각각의 I 및 Q 디지털 제어 신호를 제공하는 단계

를 포함하는 방법.
제18항에 있어서,

상기 제공하는 단계는,

ⅰ. 상기 각각의 I 및 Q 가변 이득 증폭기(VGAs)로부터 수신된 각각의 I 및 Q 출력 신호를 검파하는 단계;

ⅱ. 상기 검파된 I 및 Q 신호를 디지털화하는 단계; 및

ⅲ. 상기 검파된 I 및 Q 출력 신호와 기준 신호 사이의 차에 대하여 상기 각각의 I 및 Q VGA를 상기 연관된 제어 신호로 조정하는 단계를 포함하는

방법.