KR20060135292A - Method for fabricating storage node contact in semiconductor device - Google Patents

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KR20060135292A KR1020050055166A KR20050055166A KR20060135292A KR 20060135292 A KR20060135292 A KR 20060135292A KR 1020050055166 A KR1020050055166 A KR 1020050055166A KR 20050055166 A KR20050055166 A KR 20050055166A KR 20060135292 A KR20060135292 A KR 20060135292A
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Abstract

A method for forming a storage node contact of a semiconductor device is provided to prevent storage node contacts from being short-circuited by adjusting the polishing rate of a cell region and a decoder region. First and second insulation layers(310,320) are sequentially formed on a semiconductor substrate(300). First and second bitline stacks(330) are formed on the second insulation layer, having a relatively small first width and a relatively great second width. A third insulation layer(340) is formed on the second insulation layer to fill the first and the second bitline stack. The third insulation layer on the second bitline stack is removed to expose the upper surface of the second bitline stack. The third and the second insulation layer are sequentially etched to form a storage node contact hole. A conductive layer for a storage node contact is formed in the storage node contact hole. The conductive layer for the storage node contact is etched back to expose a part of the lateral surface of the third insulation layer. The conductive layer for the storage node contact and the third insulation layer are planarized to form mutually isolated storage node contacts.

Description

반도체소자의 스토리지노드콘택 형성 방법{Method for fabricating storage node contact in semiconductor device} Method for forming a storage node contact of a semiconductor device {Method for fabricating storage node contact in semiconductor device}

도 1 내지 도 2는 종래기술에 따른 반도체소자의 스토리지노드콘택 형성 방법을 설명하기 위해 나타내보인 단면도들이다.1 to 2 are cross-sectional views illustrating a method of forming a storage node contact of a semiconductor device according to the related art.

도 3 내지 도 6은 본 발명에 따른 반도체소자의 스토리지노드콘택 형성 방법을 설명하기 위해 나타내보인 단면도들이다.3 to 6 are cross-sectional views illustrating a method of forming a storage node contact of a semiconductor device according to the present invention.

-도면의 주요부분에 대한 부호의 설명-Explanation of symbols on the main parts of the drawing

300 : 반도체 기판 310 : 제1 절연막300: semiconductor substrate 310: first insulating film

320 : 제2 절연막 330 : 비트라인스택320: second insulating film 330: bit line stack

340 : 제3 절연막 345 : 스토리지노드콘택홀340: third insulating layer 345: storage node contact hole

350 : 스토리지노드콘택용 도전막350: conductive film for storage node contacts

360 : 스토리지노드콘택 360: Storage Node Contact

본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 셀 영역과 디코더영역의 연마속도를 조절하여 스토리지노드콘택이 단락하는 현상을 방지 하기 위한 반도체소자의 스토리지노드콘택 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a storage node contact of a semiconductor device for preventing a short circuit of the storage node contact by adjusting a polishing rate of a cell region and a decoder region.

최근, 반도체소자가 고집적화 됨에 따라 소자의 크기가 점점 작아지고 있다. 이에 따라 일부 소자에서는 스토리지노드콘택(Storage Node Contact)을 라인타입(line type)으로 형성하기 위한 연구가 집중되고 있다. In recent years, as semiconductor devices have been highly integrated, the size of devices has become smaller. Accordingly, research has been focused on forming storage node contacts in a line type in some devices.

도 1 내지 도 2는 종래기술에 따른 반도체소자의 스토리지노드콘택 형성 방법을 설명하기 위해 나타내보인 단면도이다.1 to 2 are cross-sectional views illustrating a method of forming a storage node contact of a semiconductor device according to the related art.

먼저 도 1을 참조하면, 셀(Cell) 영역(A) 및 디코더(Decoder)영역(B)으로 구분된 반도체 기판(100) 위에 제1 절연막(110) 및 제2 절연막(120)을 순차 형성한 다음에 제2 절연막(120) 위에 비트라인스택(130)을 형성한다. 비트라인스택(130)은, 셀 영역(A) 에서는 상대적으로 좁은 제1 폭(C)을 갖고, 디코더(B) 영역에서는 상대적으로 넓은 제2 폭(D)을 갖는다. 또한, 비트라인스택(130)은. 텅스텐막(132) 및 하드마스크질화막(135)이 순차 적층되어 이루어진다.First, referring to FIG. 1, a first insulating layer 110 and a second insulating layer 120 are sequentially formed on a semiconductor substrate 100 divided into a cell region A and a decoder region B. Next, a bit line stack 130 is formed on the second insulating layer 120. The bit line stack 130 has a relatively narrow first width C in the cell region A and a relatively wide second width D in the decoder B region. In addition, the bit line stack 130 is. The tungsten film 132 and the hard mask nitride film 135 are sequentially stacked.

다음에 비트라인스택(130) 측벽에 버퍼산화막(137)을 형성한다. 다음에 비트라인스택(130)이 매립되도록 제2 절연막(120) 위에 제3 절연막(140)을 형성한다. 도면에서 나타내지는 않았지만 제1 절연막(110) 내에는 게이트(미도시)가 형성되어 있으며, 게이트와 게이트 사이에는 랜딩플러그(미도시)가 형성되어 있다. 랜딩플러그는, 후속 공정에 의해 형성되는 스토리지노드콘택(미도시)을 반도체 기판(100) 내부에 형성된 소스/드레인 영역과 전기적으로 연결한다. Next, a buffer oxide film 137 is formed on the sidewalls of the bit line stack 130. Next, a third insulating layer 140 is formed on the second insulating layer 120 to fill the bit line stack 130. Although not shown in the drawings, a gate (not shown) is formed in the first insulating layer 110, and a landing plug (not shown) is formed between the gate and the gate. The landing plug electrically connects a storage node contact (not shown) formed by a subsequent process to a source / drain region formed in the semiconductor substrate 100.

다음에 도 2를 참조하면, 셀 영역(A)의 제2 절연막(120) 및 제3 절연막(140)을 순차 식각하여 제1 절연막(110) 내에 형성된 랜딩플러그콘택(미도시) 상부 표면 을 노출시키는 스토리지노드콘택홀(145)을 형성한다. 다음에 스토리지노드콘택홀(145)이 매립되도록 노출된 랜딩플러그콘택 위에 스토리지노드콘택용 도전막(미도시)을 형성하고, 비트라인스택의 상부표면이 노출되도록 스토리지노드콘택용 도전막을 평탄화 하여 스토리지노드콘택(150)을 형성한다.Next, referring to FIG. 2, the second insulating film 120 and the third insulating film 140 of the cell region A are sequentially etched to expose the upper surface of the landing plug contact (not shown) formed in the first insulating film 110. The storage node contact hole 145 is formed. Next, a conductive film for a storage node contact (not shown) is formed on the landing plug contact exposed to fill the storage node contact hole 145, and the storage layer contact is planarized so that the upper surface of the bit line stack is exposed. The node contact 150 is formed.

이와 같이 종래기술에 따른 반도체소자의 스토리지노드콘택(150)은, 이를 형성하는 과정에서, 도 2에서 'A'로 나타낸 바와 같이 디코더영역(B)과 인접한 셀 영역(A)에 형성된 스토리지노드콘택용 도전막이 모두 아이솔레이션(isolation)되지 못한다는 문제가 있다. 이는 셀 영역(A)에 비해 디코더영역(B)에 비트라인콘택(130)이 소하게 형성되며, 이에 따라 디코더영역(B)의 비트라인콘택(130)이 셀 영역(A)의 비트라인콘택(130) 보다 상대적으로 넓은 제2 폭(D)을 갖기 때문이다. As described above, the storage node contact 150 of the semiconductor device according to the related art is formed in the storage node contact formed in the cell region A adjacent to the decoder region B as indicated by 'A' in FIG. 2. There is a problem that all the conductive films are not isolated. The bit line contact 130 is formed in the decoder region B in a smaller amount than the cell region A, so that the bit line contact 130 of the decoder region B is the bit line contact of the cell region A. This is because the second width D is relatively wider than 130.

따라서, 셀 영역(A) 및 디코더영역(B)의 제1 폭(C) 및 제2 폭(D)을 갖는 비트라인콘택(130) 상부가 노출되도록 스토리지노드콘택용 도전막을 평탄화 하게 되면, 넓은 제2 폭(D)을 갖는 비트라인콘택(130) 때문에 느린속도로 연마가 된다. 따라서 디코더영역(B)과 인접한 셀 영역(A)의 비트라인콘택(130) 위에 형성된 스토리지노드콘택용 도전막은 연마가 잘 이루어지지 않는다. 이와 같이 스토리지노드콘택용 도전막이 모두 연마되지 못하고 제1 폭(C)을 갖는 비트라인콘택(130) 위에 잔류하게 되면 후속에 형성되는 스토리지노드콘택이 서로 단락하여 소자의 특성을 저하시킨다는 문제가 있다. Therefore, when the conductive film for the storage node contact is planarized such that the upper portion of the bit line contact 130 having the first width C and the second width D of the cell region A and the decoder region B is exposed, The bit line contact 130 having the second width D is polished at a slow speed. Therefore, the conductive layer for the storage node contact formed on the bit line contact 130 of the cell region A adjacent to the decoder region B is not easily polished. As such, when all of the storage node contact conductive films are not polished and remain on the bit line contact 130 having the first width C, subsequent storage node contacts may short-circuit each other to deteriorate device characteristics. .

한편, 이와 같이 비트라인스택(130) 위에 잔류된 스토리지노드콘택용 도전막을 제거하기 위하여 연마공정을 계속 수행하게 되면 셀 영역(A)의 하드마스크질화 막(135)의 두께가 감소하여 후속의 자기정렬콘택(SAC;Self Align Contact) 형성공정에서 공정상의 문제를 유발시킨다.On the other hand, if the polishing process is continued to remove the conductive conductive film for the storage node contact remaining on the bit line stack 130 as described above, the thickness of the hard mask nitride film 135 of the cell region A is reduced and subsequent magnetic Self alignment contact (SAC) causes a process problem in the process.

상기한 문제를 해결하기 위하여 본 발명이 이루고자 하는 기술적 과제는, 셀 영역과 디코더영역의 연마속도를 조절하여 스토리지노드콘택이 단락하는 현상을 방지하기 위한 반도체소자의 스토리지노드콘택 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for manufacturing a storage node contact of a semiconductor device for controlling a polishing rate of a cell region and a decoder region to prevent a short circuit of the storage node contact. .

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 스토리지노드콘택 제조방법은, 반도체 기판 위에 제1 절연막 및 제2 절연막을 순차 형성하는 단계; 상기 제2 절연막 위에 상대적으로 좁은 제1 폭 및 상대적으로 넓은 제2 폭을 갖는 제1 및 제2 비트라인스택을 형성하는 단계; 상기 제1 및 제2 비트라인스택이 매립되도록 제2 절연막 위에 제3 절연막을 형성하는 단계; 상기 제2 비트라인스택 위의 제3 절연막을 제거하여 상기 제2 비트라인스택의 상부표면을 노출시키는 단계; 제3 절연막 및 제2 절연막을 순차 식각하여 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀 내에 스토리지노드콘택용 도전막을 형성하는 단계; 및 상기 스토리지노드콘택용 도전막 및 제3 절연막을 평탄화 하여 상호 분리된 스토리지노드콘택을 형성하는 단계를 포함한다.In order to achieve the above technical problem, a method of manufacturing a storage node contact of a semiconductor device according to the present invention comprises the steps of sequentially forming a first insulating film and a second insulating film on a semiconductor substrate; Forming first and second bit line stacks having a relatively narrow first width and a relatively wide second width on the second insulating film; Forming a third insulating film on the second insulating film to fill the first and second bit line stacks; Removing the third insulating film on the second bit line stack to expose an upper surface of the second bit line stack; Sequentially etching the third insulating film and the second insulating film to form a storage node contact hole; Forming a conductive film for a storage node contact in the storage node contact hole; And planarizing the conductive film for the storage node contact and the third insulating film to form storage node contacts separated from each other.

상기 스토리지노드콘택홀 내에 스토리지노드콘택용 도전막을 형성하는 단계 이후에, 스토리지노드콘택용 도전막을 에치백하여 상기 제3 절연막의 측면 일부를 노출시키는 단계를 더 포함할 수 있다.After forming the conductive layer for the storage node contact in the storage node contact hole, the method may further include etching back the conductive layer for the storage node contact to expose a portion of the side surface of the third insulating layer.

상기 평탄화는, 화학적기계적연마방법을 사용하여 수행할 수 있다.The planarization may be performed using a chemical mechanical polishing method.

상기 비트라인스택은, 텅스텐막 및 하드마스크질화막이 순차 적층되어 이루어진다.The bit line stack is formed by sequentially stacking a tungsten film and a hard mask nitride film.

상기 스토리지노드콘택용 도전막은, 폴리실리콘막을 사용하여 형성할 수 있다.The storage node contact conductive film may be formed using a polysilicon film.

이하 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 도면에서 여러층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 부호를 붙였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

도 3 내지 도 6은 본 발명에 따른 반도체소자의 스토리지노드콘택 형성 방법을 설명하기 위해 나타내보인 단면도들이다.3 to 6 are cross-sectional views illustrating a method of forming a storage node contact of a semiconductor device according to the present invention.

먼저 도 3을 참조하면, 셀 영역(A) 및 디코더영역(B)으로 구분된 반도체 기판(300) 위에 제1 절연막(310) 및 제2 절연막(320)을 순차 형성한 다음에 제2 절연막(320) 위에 비트라인스택(330)을 형성한다. 비트라인스택(330)은, 셀 영역(A) 에서는 상대적으로 좁은 제1 폭(E)을 갖고, 디코더(B) 영역에서는 상대적으로 넓은 제2 폭(F)을 갖는다. 또한 비트라인스택(330)은, 텅스텐막(333) 및 하드마스크질화막(335)이 순차 적층되어 이루어진다. 다음에 비트라인스택(330)의 측벽에 비트라인 스페이서(337)를 형성한다. 다음에 비트라인스택(330)에 의해 노출되는 제2 절연막(320) 위에 제3 절연막(340)을 형성하여 비트라인스택(330)을 매립한다. 제3 절연막(340)은, 고밀도플라즈마방법(HDP;High Density Plasma) 방법을 사용하여 산화막으로 형성할 수 있다.First, referring to FIG. 3, a first insulating film 310 and a second insulating film 320 are sequentially formed on a semiconductor substrate 300 divided into a cell region A and a decoder region B, and then a second insulating film ( The bit line stack 330 is formed on the 320. The bit line stack 330 has a relatively narrow first width E in the cell region A and a relatively wide second width F in the decoder B region. The bit line stack 330 is formed by sequentially stacking a tungsten film 333 and a hard mask nitride film 335. Next, the bit line spacer 337 is formed on the sidewall of the bit line stack 330. Next, the third insulating layer 340 is formed on the second insulating layer 320 exposed by the bit line stack 330 to fill the bit line stack 330. The third insulating film 340 may be formed of an oxide film by using a high density plasma (HDP) method.

도면에서 나타내지는 않았지만, 디램(DRAM; Dynamic Random Access Memory) 메모리 소자의 경우, 반도체 기판(300) 내부에는 소스(source)/드레인(drain) 불순물 영역(미도시)이 형성되어 있으며, 제1 절연막(310) 내에는 게이트(미도시)가 형성되어 있다. 또한, 게이트와 게이트 사이에는 랜딩플러그(미도시)가 형성되어있다. 랜딩플러그는 후속공정에 의해 형성되는 스토리지노드콘택(미도시)과 연결되어 반도체 기판(300) 내부에 형성된 소스/드레인 영역과 스토리지노드콘택을 전기적으로 연결한다. Although not illustrated in the drawings, in the case of a DRAM (DRAM) memory device, a source / drain impurity region (not shown) is formed in the semiconductor substrate 300, and the first insulating layer may be formed. A gate (not shown) is formed in 310. In addition, a landing plug (not shown) is formed between the gate and the gate. The landing plug is connected to a storage node contact (not shown) formed by a subsequent process to electrically connect the storage node contact and the source / drain region formed in the semiconductor substrate 300.

다음에 도 4를 참조하면, 셀 영역(A) 위에 디코더영역 개방 마스크막(미도시)을 형성하여 디코더영역(B)을 개방한 다음에 제2 폭(F)을 갖는 비트라인스택(330)의 상부표면이 노출되도록 제2 폭(F)을 갖는 비트라인스택(330) 위에 형성된 제3 절연막(340)을 제거한다. 이 경우 제3 절연막(340)을 제2 폭(F)을 갖는 비트라인스택(330)의 상부표면 위에 소정두께로 남길 수 도 있다. Next, referring to FIG. 4, a decoder region opening mask layer (not shown) is formed on the cell region A to open the decoder region B, and then a bit line stack 330 having a second width F. Referring to FIG. The third insulating layer 340 formed on the bit line stack 330 having the second width F is removed to expose the upper surface of the substrate. In this case, the third insulating layer 340 may be left on the upper surface of the bit line stack 330 having the second width F at a predetermined thickness.

여기서 제3 절연막(340)을 제거하는 방법에는 제한이 없으나, 본 발명에서는 습식식각공정(wet etch)인 에치백(etch back)공정을 사용하여 제3 절연막(340)을 제거할 수 있다. 이와 같이 디코더영역(B)의 제3 절연막(340)을 제거하였기 때문에 셀 영역(A)과 디코더영역(B)의 제3 절연막(340)에 단차가 형성되었으며, 이는 후속의 스토리지노드콘택용 도전막을 형성하는 공정과정에서 연마률을 조절하는 역할을 한다.Here, the method of removing the third insulating film 340 is not limited, but in the present invention, the third insulating film 340 may be removed using an etch back process, which is a wet etch process. As such, since the third insulating layer 340 of the decoder region B is removed, a step is formed in the cell region A and the third insulating layer 340 of the decoder region B, which is a subsequent conduction for the storage node contact. It controls the polishing rate in the film forming process.

다음에 도 5를 참조하면, 셀 영역(A)에 형성된 디코더영역 개방 마스크막을 제거한 다음에 디코더영역(B) 위에 셀 영역 개방 마스크막(미도시)을 형성한다. 다음에 셀 영역 개방 마스크막에 의해 개방된 셀 영역(A)의 제3 절연막(340)을 선택 식각하여 제1 절연막(310) 내에 형성된 제1 폭(E)을 갖는 랜딩플러그콘택(미도시)의 상부표면 일부를 노출시키는 스토리지노드콘택홀(345)을 형성한다. Next, referring to FIG. 5, the decoder region opening mask layer formed in the cell region A is removed, and then a cell region opening mask layer (not shown) is formed on the decoder region B. FIG. Next, a landing plug contact (not shown) having a first width E formed in the first insulating layer 310 by selectively etching the third insulating layer 340 of the cell region A opened by the cell region opening mask layer. A storage node contact hole 345 exposing a portion of the upper surface of the substrate is formed.

다음에 스토리지노드콘택홀(345)이 매립되도록 랜딩플러그의 노출면 및 제3 절연막(340) 위에 스토리지노드콘택용 도전막(350)을 형성한다. 다음에 제3 절연막(340) 위에 형성된 스토리지노드콘택용 도전막(350)에 대한 식각공정, 예컨대 에치백(etch back)공정을 수행한다. 이때 스토리지노드콘택홀(345)을 분리하고 있는 제3 절연막(340) 위에 스토리지노드콘택용 도전막(345)의 잔여물이 잔류하지 않도록 오버 식각공정을 수행하며, 이로써 제3 절연막(340)의 측면이 노출된다. 이와 같이 노출된 제3 절연막은, 후속의 스토리지노드콘택을 형성하기 위한 평탄화공정에서 연마률을 조절하는 역할을 한다. Next, the conductive layer 350 for the storage node contact is formed on the exposed surface of the landing plug and the third insulating layer 340 to fill the storage node contact hole 345. Next, an etching process, for example, an etch back process, is performed on the conductive film 350 for the storage node contact formed on the third insulating layer 340. In this case, an over-etching process is performed so that the residue of the conductive film for the storage node contact does not remain on the third insulating film 340 separating the storage node contact hole 345. The sides are exposed. The exposed third insulating layer serves to adjust the polishing rate in the planarization process for forming subsequent storage node contacts.

다음에 도 6을 참조하면, 셀 영역(A)의 제1 폭(E)을 갖는 비트라인콘택(330) 상부가 노출되도록 스토리지노드콘택용 도전막(350) 및 제3 절연막(340)에 대한 평탄화, 예컨대 화학적기계적연마공정(CMP; Chemical Mechanical Polishing)을 수행하여 상호 분리된 스토리지노드콘택(360)을 형성한다. 이때 디코더영역(B)의 제2 폭(F)을 갖는 비트라인콘택(330) 위는 제3 절연막(340)이 모두 제거되었거나 또는 아주 얇은 두께로 남아 있어서 평탄화 공정에서의 연마속도를 조절한다. 이에 따라 디코더영역(B)과 인접한 셀 영역(A)에 형성된 제1 폭(E)을 갖는 비트라인콘택(330) 위에 형성된 스토리지노드콘택용 도전막(345)을 모두 제거할 수 있다.Next, referring to FIG. 6, the conductive layer 350 and the third insulating layer 340 for the storage node contact are exposed so that the upper portion of the bit line contact 330 having the first width E of the cell region A is exposed. Planarization, for example, chemical mechanical polishing (CMP) is performed to form storage node contacts 360 that are separated from each other. At this time, all of the third insulating film 340 is removed or remains in a very thin thickness on the bit line contact 330 having the second width F of the decoder region B, thereby controlling the polishing rate in the planarization process. Accordingly, the conductive layer 345 for the storage node contact formed on the bit line contact 330 having the first width E formed in the cell region A adjacent to the decoder region B may be removed.

상기한 바와 같이 본 발명에 따른 반도체소자의 스토리지노드콘택 제조방법을 적용하게 되면 디코더영역의 제2 폭을 갖는 비트라인콘택 위에 형성된 제3 절연막을 제거하여 셀 영역과의 단차를 형성한 다음에 스토리지노드콘택을 형성하기 위한 평탄화 공정을 수행하였다. 이에 따라 디코더영역과 인접한 셀 영역의 제1 폭을 갖는 비트라인콘택 위에 형성된 스토리지노드콘택용 도전막을 모두 제거할 수 있어서 스토리지노드콘택이 이웃하는 스토리지노드콘택과 단락하는 문제를 방지할 수 있다. As described above, when the method for manufacturing a storage node contact of a semiconductor device according to the present invention is applied, a step is formed after removing the third insulating layer formed on the bit line contact having the second width of the decoder region to form a step with the cell region. A planarization process was performed to form a node contact. Accordingly, the conductive film for the storage node contact formed on the bit line contact having the first width of the cell region adjacent to the decoder region can be removed, thereby preventing the storage node contact from shorting with the neighboring storage node contact.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리보호범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량형태 또한 본 발명의 권리보호 범위에 속하는 것이다.Although the preferred embodiment of the present invention has been described in detail above, the scope of protection of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention defined in the following claims are also provided. It belongs to the scope of protection of the invention.

Claims (5)

반도체 기판 위에 제1 절연막 및 제2 절연막을 순차 형성하는 단계;Sequentially forming a first insulating film and a second insulating film on the semiconductor substrate; 상기 제2 절연막 위에 상대적으로 좁은 제1 폭 및 상대적으로 넓은 제2 폭을 갖는 제1 및 제2 비트라인스택을 형성하는 단계;Forming first and second bit line stacks having a relatively narrow first width and a relatively wide second width on the second insulating film; 상기 제1 및 제2 비트라인스택이 매립되도록 제2 절연막 위에 제3 절연막을 형성하는 단계;Forming a third insulating film on the second insulating film to fill the first and second bit line stacks; 상기 제2 비트라인스택 위의 제3 절연막을 제거하여 상기 제2 비트라인스택의 상부표면을 노출시키는 단계;Removing the third insulating film on the second bit line stack to expose an upper surface of the second bit line stack; 제3 절연막 및 제2 절연막을 순차 식각하여 스토리지노드콘택홀을 형성하는 단계;Sequentially etching the third insulating film and the second insulating film to form a storage node contact hole; 상기 스토리지노드콘택홀 내에 스토리지노드콘택용 도전막을 형성하는 단계; 및 Forming a conductive film for a storage node contact in the storage node contact hole; And 상기 스토리지노드콘택용 도전막 및 제3 절연막을 평탄화 하여 상호 분리된 스토리지노드콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법. And planarizing the conductive film for the storage node contact and the third insulating film to form storage node contacts separated from each other. 제1항에 있어서,The method of claim 1, 상기 스토리지노드콘택홀 내에 스토리지노드콘택용 도전막을 형성하는 단계 이후에, 스토리지노드콘택용 도전막을 에치백하여 상기 제3 절연막의 측면 일부를 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.After forming the conductive film for the storage node contact in the storage node contact hole, etching back the conductive film for the storage node contact to expose a portion of the side surface of the third insulating film. Node contact formation method. 제1항에 있어서,The method of claim 1, 상기 평탄화는, 화학적기계적연마방법을 사용하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.The planarization is a storage node contact forming method of a semiconductor device, characterized in that using a chemical mechanical polishing method. 제1항에 있어서,The method of claim 1, 상기 비트라인스택은, 텅스텐막 및 하드마스크질화막이 순차 적층되어 이루어지는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.The bit line stack is formed by sequentially stacking a tungsten film and a hard mask nitride film. 제1항에 있어서,The method of claim 1, 상기 스토리지노드콘택용 도전막은, 폴리실리콘막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.The storage node contact conductive film is formed using a polysilicon film, the storage node contact forming method of a semiconductor device.
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