KR20010058351A - Method of manufacturing semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to guarantee align margin of the first plug for a capacitor by forming a line-type contact hole where the second plug for the capacitor is to be formed. CONSTITUTION: Gate electrodes(23) are formed on a semiconductor substrate(21) having a trench-type isolating layer(22) by an etch process using a hard mask layer(24) of a nitride layer material. A spacer(25) of a nitride layer material is formed on both sidewalls of the gate electrode. The first interlayer dielectric(26) is formed on the semiconductor substrate and planarized. The first interlayer dielectric is etched to form a poly 2 contact and a poly 3 contact. A plug(27) for a bit line and the first plug(28) for a capacitor are formed in the poly 2 contact and the poly 3 contact, respectively. The second interlayer dielectric(29) is formed and etched to form the second contact hole exposing the plug for the bit line. The bit line(30) is formed on the second interlayer dielectric. After the third interlayer dielectric(31) is formed on the second interlayer dielectric to cover the bit line, the surface of the third interlayer dielectric is planarized. The third and second interlayer dielectrics are etched to form the line-type third contact hole exposing the first plug for the capacitor. A polysilicon layer is buried in the third contact hole to form the second plug(32) for the capacitor in contact with the first plug for the capacitor.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 자기정렬콘택 공정에서의 콘택 마진을 확보함과 동시에, 게이트 전극들간의 전기적 단락의 발생을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of securing a contact margin in a self-aligned contact process and preventing occurrence of an electrical short between gate electrodes. It is about.

반도체 소자의 고집적화가 진행됨에 따라, 한정된 셀 면적, 또는, 칩 면적 내에 더 많은 패턴들을 집적시키기 위한 다양한 기술들이 제안되고 있다. 그런데, 반도체 소자의 고집적화는 패턴의 크기 감소는 물론, 콘택홀의 크기 감소도 함께 요구되기 때문에, 반도체 기판과 비트라인 및 반도체 기판과 캐패시터 사이를 연결하는 콘택홀의 형성에 어려움을 겪고 있다.As the integration of semiconductor devices proceeds, various techniques for integrating more patterns within a limited cell area or chip area have been proposed. However, since high integration of semiconductor devices requires not only the size of the pattern but also the size of the contact holes, it is difficult to form contact holes connecting the semiconductor substrate and the bit line and the semiconductor substrate and the capacitor.

이에 따라, 최근에는 반도체 기판과 비트라인 및 반도체 기판과 캐패시턴간의 콘택 안정성을 확보하기 위한 여러 가지 방법들이 제안되고 있으며, 한 예로서, 자기 정렬 콘택(Self Aligned Contact : 이하, SAC) 기술이 제안되었다. 상기 SAC 기술은 게이트 전극의 형성과 비트라인의 형성 및 캐패시터의 형성을 각각 수행하는 통상적인 반도체 집적 기술과는 달리, 게이트 전극들을 형성한 상태에서, 수 개의 게이트 전극들을 모두 노출시키는 콘택홀을 형성하고, 그런다음, 게이트 전극들 사이에 플러그용 폴리를 매립시켜, 반도체 기판과 비트라인 및 반도체 기판과 캐패시터 사이의 콘택 안정성을 확보한다.Accordingly, recently, various methods for securing contact stability between a semiconductor substrate and a bit line, and a semiconductor substrate and a capacitor have been proposed. As an example, a self aligned contact (SAC) technology Proposed. Unlike the conventional semiconductor integrated technology in which the gate electrode is formed, the bit line is formed, and the capacitor is formed, the SAC technique forms a contact hole exposing all of the gate electrodes in the state where the gate electrodes are formed. Then, the plug poly is embedded between the gate electrodes to ensure contact stability between the semiconductor substrate and the bit line and between the semiconductor substrate and the capacitor.

도 1a 내지 도 1e는 SAC 기술을 이용한 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art using SAC technology, which will be described below.

도 1a를 참조하면, 반도체 기판(1)에 트랜치형의 소자분리막들(2)을 형성하고, 그런다음, 상기 반도체 기판(1) 상에 질화막 재질의 하드 마스크막(4)을 이용한 식각 공정을 통해 게이트 산화막(도시안됨)을 갖는 게이트 전극들(3)을 형성한다. 여기서, 상기 게이트 전극(3)은 폴리실리콘막(3a)과 텅스텐 실리사이드막(3b)의 적층 구조로 형성한다. 이어서, 상기 게이트 전극(3)의 양측벽에 질화막 재질의 스페이서를 형성하고, 상기 결과물 상에 제1층간절연막(6)을 형성한다.Referring to FIG. 1A, trench-type device isolation layers 2 are formed on a semiconductor substrate 1, and then an etching process using a hard mask layer 4 made of a nitride film material is performed on the semiconductor substrate 1. Gate electrodes 3 having a gate oxide film (not shown) are formed through the gate electrodes 3. Here, the gate electrode 3 is formed in a stacked structure of the polysilicon film 3a and the tungsten silicide film 3b. Subsequently, a nitride film spacer is formed on both sidewalls of the gate electrode 3, and a first interlayer insulating film 6 is formed on the resultant product.

도 1b를 참조하면, 상기 하드 마스크막(4)을 연마정지층으로 하는 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정을 통해 상기 제1층간절연막(6)을 연마하고, 그런다음, 상기 결과물 상에 제2층간절연막(7)을 형성한 상태에서, 상기 제2층간절연막(7)을 식각하여 상기 게이트 전극들(3) 및 비트라인용 플러그와 캐패시터용 플러그가 형성될 폴리2 콘택(8)과 폴리3 콘택(9)을 노출시키는 제1콘택홀(10)을 형성한다.Referring to FIG. 1B, the first interlayer insulating film 6 is polished through a chemical mechanical polishing (CMP) process in which the hard mask film 4 is an abrasive stop layer. In the state where the second interlayer insulating film 7 is formed on the resultant, the second interlayer insulating film 7 is etched to form a poly2 contact in which the gate electrodes 3, the bit line plug, and the capacitor plug are formed. 8 and a first contact hole 10 exposing the poly3 contact 9.

도 1c를 참조하면, 상기 폴리2 콘택(8) 및 폴리3 콘택(9)이 매립되도록, 상기 결과물 상에 폴리실리콘막을 증착하고, 상기 질화막 재질의 하드 마스크막(4)이 노출될 때까지, 상기 폴리실리콘막을 연마하여, 상기 폴리2 콘택 내에 비트라인용 플러그(11)를, 그리고, 상기 폴리3 콘택 내에 캐패시터용 제1플러그(12)를 형성한다. 이때, 제2층간절연막도 함께 연마·제거한다.Referring to FIG. 1C, a polysilicon film is deposited on the resultant so that the poly2 contact 8 and the poly3 contact 9 are embedded, and until the hard mask film 4 made of the nitride film material is exposed, The polysilicon film is polished to form a bit line plug 11 in the poly2 contact and a first plug 12 for a capacitor in the poly3 contact. At this time, the second interlayer insulating film is also polished and removed.

도 1d를 참조하면, 상기 결과물 상에 제3층간절연막(13)을 형성하고, 상기 제3층간절연막(13)을 식각하여, 상기 비트라인용 플러그(12)를 노출시키는 제2콘택홀을 형성한 후, 상기 제3층간절연막(13) 상에 상기 비트라인용 플러그(12)와 콘택되는 비트라인(14)을 형성한다. 여기서, 상기 비트라인(14)은 질화막 재질의 하드마스막을 이용한 식각 공정을 통해 형성하며, 상기 게이트 전극과 마찬가지로, 폴리실리콘막과 텅스텐 실리사이드막의 적층 구조로 형성한다. 또한, 비트라인(14)의 양측벽에는 질화막 재질의 스페이서를 형성한다.Referring to FIG. 1D, a third interlayer insulating layer 13 is formed on the resultant, and the third interlayer insulating layer 13 is etched to form a second contact hole exposing the bit line plug 12. After that, a bit line 14 in contact with the bit line plug 12 is formed on the third interlayer insulating layer 13. Here, the bit line 14 is formed through an etching process using a hard mask film made of a nitride film, and is formed in a stacked structure of a polysilicon film and a tungsten silicide film similarly to the gate electrode. In addition, spacers made of a nitride film are formed on both side walls of the bit line 14.

도 1e를 참조하면, 상기 비트라인(14)을 덮도록, 상기 제3층간절연막(13) 상에 제4층간절연막(15)을 형성하고, 그런다음, 상기 제4층간절연막(15)을 식각하여, 상기 캐피시터용 제1플러그(12)를 노출시키는 제3콘택홀을 형성한 후, 상기 캐패시터용 제1플러그(12)의 형성과 마찬가지로, 상기 콘택홀이 매립되도록, 상기 제4층간절연막(13) 상에 폴리실리콘막을 증착한 상태에서, 상기 폴리실리콘막을 연마하여, 상기 캐패시터용 제1플러그(12)와 콘택되는 캐패시터용 제2플러그(16)를 형성한다.Referring to FIG. 1E, a fourth interlayer insulating film 15 is formed on the third interlayer insulating film 13 to cover the bit line 14, and then the fourth interlayer insulating film 15 is etched. After forming the third contact hole exposing the first plug 12 for the capacitor, similarly to the formation of the first plug 12 for the capacitor, the fourth interlayer insulating film is formed so that the contact hole is filled. The polysilicon film is polished in the state where the polysilicon film is deposited on 13) to form the second plug 16 for the capacitor contacting the first plug 12 for the capacitor.

이후, 도시되지는 않았으나, 상기 제3층간절연막(13) 상에 상기 캐패시터용 제2플러그(14)와 콘택되는 캐패시터를 형성하고, 공지된 후속 공정을 수행하여 반도체 소자를 완성한다.Subsequently, although not shown, a capacitor is formed on the third interlayer insulating layer 13 to be in contact with the second plug 14 for the capacitor, and the semiconductor device is completed by performing a known subsequent process.

그러나, 상기한 SAC 기술을 이용한 종래 기술에 따른 반도체 소자의 제조방법은, 반도체 기판과 비트라인 및 반도체 기판과 캐패시터간의 콘택 안정성을 확보할 수 있다는 잇점은 있으나, 더욱 미세한 폭의 패턴 및 콘택홀이 요구됨에 따라, 캐패시터용 제2플러그의 형성시에 캐패시터용 제1플러그와의 정렬 마진을 확보할 수 없는 문제점이 있고, 아울러, 미세 콘택홀의 형성시에 식각 정지 현상이 발생됨에 따라 완전한 식각이 이루어지지 못하는 문제점이 있다.However, the semiconductor device manufacturing method according to the prior art using the above-described SAC technology has the advantage that the contact stability between the semiconductor substrate and the bit line and the semiconductor substrate and the capacitor can be secured, but the finer pattern and contact hole As required, there is a problem in that an alignment margin with the first plug for a capacitor cannot be secured when the second plug for a capacitor is formed, and in addition, complete etching is performed as an etch stop occurs during the formation of a fine contact hole. There is a problem that cannot be supported.

게다가, 폴리2 콘택 및 폴리3 콘택의 형성시에 질화막 재질의 하드마스크막 및 스페이서가 손상될 수 있기 때문에, 이로 인하여, 게이트 전극들간의 전기적 단락이 발생되는 문제점이 있다.In addition, since the hard mask film and the spacer of the nitride film material may be damaged during the formation of the poly 2 contact and the poly 3 contact, there is a problem in that an electrical short occurs between the gate electrodes.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 하부 패턴과의 정렬 마진을 확보함과 동시에 완전한 콘택홀 식각이 이루어지도록 하고, 아울러, 게이트 전극들간의 전기적 단락의 발생을 억제시킬 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.Therefore, the present invention devised to solve the above problems, while ensuring the alignment margin with the lower pattern and at the same time complete contact hole etching, and can suppress the occurrence of electrical short between the gate electrodes. The present invention provides a method for manufacturing a semiconductor device.

도 1a 내지 도 1e는 종래 기술에 따른 자기정렬콘택 기술을 이용한 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.1A to 1E are cross-sectional views of respective processes for explaining a method of manufacturing a semiconductor device using a self-aligned contact technique according to the prior art.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.2A to 2E are cross-sectional views of respective processes for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 3은 본 발명의 실시예에 따라 형성된 캐패시터용 제1플러그를 노출시키는 라인 형태의 콘택홀을 도시한 평면도.3 is a plan view illustrating a line-type contact hole exposing a first plug for a capacitor formed according to an embodiment of the present invention.

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

21 : 반도체 기판 22 : 소자분리막21 semiconductor substrate 22 device isolation film

23 : 게이트 전극 23a : 폴리실리콘막23 gate electrode 23a polysilicon film

23b : 텅스텐 실리사이드막 24 : 하드 마스크막23b tungsten silicide film 24 hard mask film

25 : 스페이서 26 : 제1층간절연막25 spacer 26 first interlayer insulating film

27 : 비트라인용 플러그 28 : 캐패시터용 제1플러그27: plug for bit line 28: first plug for capacitor

29 : 제2층간절연막 30 : 비트라인29: second interlayer insulating film 30: bit line

31 : 제3층간절연막 32 : 캐패시터용 제2플러그31: third interlayer insulating film 32: second plug for capacitor

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 트렌치형의 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 질화막 재질의 하드 마스크막을 이용한 식각 공정을 통해 게이트 전극들을 형성하는 단계; 상기 게이트 전극 및 하드 마스크막으로 이루어진 적층물의 양 측벽에 질화막 재질의 스페이서를 형성하는 단계; 상기 적층물을 덮도록, 상기 반도체 기판의 전면 상에 제1층간절연막을 형성하고, 상기 제1층간절연막을 연마하여 그 표면을 평탄화시키는 단계; 상기 제1층간절연막의 일부분을 식각하여 비트라인용 플러그와 캐패시터용 플러그가 형성될 영역을 동시에 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀이 매립되도록, 상기 결과물 상에 폴리실리콘막을 증착하는 단계; 상기 질화막 재질의 하드 마스크막 및 스페이서가 노출될 때까지, 상기 폴리실리콘막 및 제1층간절연막을 연마하여, 비트라인용 플러그와 캐패시터용 제1플러그들을 형성하는 단계; 상기 결과물 상에 상기 비트라인용 플러그를 노출시키는 제2콘택홀을 갖는 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 상에 질화막 재질의 하드 마스크막을 이용한 식각 공정을 통해 상기 제2콘택홀을 통하여 상기 비트라인용 플러그와 콘택되고, 폴리실리콘막과 텅스텐 실리사이드막의 적층 구조로 이루어지는 비트라인을 형성하는 단계; 상기 비트라인의 양 측벽에 질화막 재질의 스페이서를 형성하는 단계; 상기 비트라인을 덮도록, 상기 제2층간절연막 상에 제3층간절연막을 형성하고, 상기 제3층간절연막을 연마하여 그 표면을 평탄화시키는 단계; 상기 제3 및 제2층간절연막을 식각하여, 상기 캐패시터용 제1플러그를 노출시키는 라인 형태의 제3콘택홀을 형성하는 단계; 상기 라인 형태의 제3콘택홀이 매립되도록, 상기 제3층간절연막 상에 폴리실리콘막을 증착하는 단계; 및 상기 제3층간절연막이 노출될 때까지, 상기 폴리실리콘막을 연마하여, 상기 캐패시터용 제1플러그와 콘택되는 캐패시터용 제2플러그를 형성하는 단계를 포함하여 이루어진다.The semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of providing a semiconductor substrate provided with a trench type device isolation film; Forming gate electrodes on the semiconductor substrate through an etching process using a hard mask layer made of a nitride film; Forming spacers of a nitride film on both sidewalls of the stack including the gate electrode and the hard mask film; Forming a first interlayer insulating film on the entire surface of the semiconductor substrate so as to cover the stack, and polishing the first interlayer insulating film to planarize the surface thereof; Etching a portion of the first interlayer insulating film to form a first contact hole for simultaneously exposing a region where a bit line plug and a capacitor plug are to be formed; Depositing a polysilicon film on the resultant to fill the first contact hole; Polishing the polysilicon layer and the first interlayer dielectric layer until the hard mask layer and the spacer of the nitride layer material are exposed to form a plug for the bit line and first plugs for the capacitor; Forming a second interlayer insulating film having a second contact hole exposing the plug for the bit line on the resultant product; Forming a bit line on the second interlayer insulating layer, the bit line being contacted with the bit line plug through the second contact hole and having a stacked structure of a polysilicon layer and a tungsten silicide layer through an etching process using a hard mask layer made of a nitride film. step; Forming spacers of a nitride film on both sidewalls of the bit line; Forming a third interlayer insulating film on the second interlayer insulating film so as to cover the bit line, and polishing the third interlayer insulating film to planarize the surface thereof; Etching the third and second interlayer insulating layers to form a third contact hole in a line shape exposing the first plug for the capacitor; Depositing a polysilicon film on the third interlayer insulating film so as to fill the line-shaped third contact hole; And polishing the polysilicon film until the third interlayer insulating film is exposed to form a second plug for the capacitor contacted with the first plug for the capacitor.

본 발명에 따르면, 캐패시터용 제2플러그가 형성될 콘택홀을 노광 마스크의 변경을 통해 라인 형태로 형성함으로써, 캐패시터용 제1플러그와의 정렬 마진을 확보함과 동시에 완전한 콘택홀 식각이 이루어지도록 할 수 있고, 아울러, 층간절연막을 연마정지층으로 이용함으로써, 질화막 재질의 하드마스크막 및 스페이서의 손상을 방지할 수 있고, 이에 따라, 게이트 전극들간의 전기적 단락이 유발되는 것을 억제시킬 수 있다.According to the present invention, by forming a contact hole in which the second plug for the capacitor is to be formed in the form of a line by changing the exposure mask, it is possible to secure an alignment margin with the first plug for the capacitor and to perform a complete contact hole etching. In addition, by using the interlayer insulating film as the polishing stop layer, it is possible to prevent damage to the hard mask film and the spacer of the nitride film material, thereby suppressing the occurrence of an electrical short between the gate electrodes.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.2A through 2E are cross-sectional views of respective processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 트랜치형의 소자분리막들(22)이 구비된 반도체 기판(21) 상에 질화막 재질의 하드 마스크막(24)을 이용한 식각 공정을 통해 폴리실리콘막과 텅스텐 실리사이드막의 적층 구조로 이루어진 게이트 전극들(23)을 형성한다. 그런다음, 공지된 공정으로 상기 하드 마스크막(24)을 포함한 상기 게이트 전극(23)의 양 측벽에 질화막 재질의 스페이서(25)를 형성하고, 이어서, 상기 결과물의 전면 상에 산화막 재질의 제1층간절연막(26)을 형성한 후, CMP 공정으로 상기 제1층간절연막(26)의 표면을 평탄화시킨다.Referring to FIG. 2A, a polysilicon layer and a tungsten silicide layer may be stacked in an etch process using a hard mask layer 24 made of a nitride film on a semiconductor substrate 21 having trench type device isolation layers 22. The gate electrodes 23 are formed. Then, a spacer 25 made of nitride material is formed on both sidewalls of the gate electrode 23 including the hard mask film 24 by a known process, and then the first oxide material is formed on the entire surface of the resultant. After the interlayer insulating film 26 is formed, the surface of the first interlayer insulating film 26 is planarized by a CMP process.

여기서, 상기 제1층간절연막(26)은 5,000∼6,000Å 두께로 형성하며, 특히, 상기 제1층간절연막(26)의 평탄화시에는 연마정지층으로 하드 마스크막(24)을 이용하는 종래 기술과는 달리, 상기 하드 마스크막(24)의 표면으로부터 2,000∼3,000Å의 두께가 잔류되도록 수행한다. 이것은 질화막 재질의 하드 마스크막(24) 및 스페이서(25)가 노출되는 것을 방지함으로써, 폴리2 콘택 및 폴리3 콘택을 형성하기 위한 후속의 식각 공정 동안에 상기 하드 마스크막(24) 및 스페이서(25)가 손상되는 것을 방지하고, 이로 인하여, 그 후속의 캐패시터용 제2플러그가 형성될 콘택홀의 형성시에 상기 하드 마스크막(24) 및 스페이서(25)의 추가 손실을 방지함으로써, 결과적으로는, 게이트 전극들(23)간의 단락을 방지할 수 있기 때문이다.Here, the first interlayer insulating film 26 is formed to have a thickness of 5,000 to 6,000 Å, and in particular, when the first interlayer insulating film 26 is planarized, the conventional interlayer insulating film 26 uses the hard mask film 24 as the polishing stop layer. Alternatively, a thickness of 2,000 to 3,000 mm 3 may be left from the surface of the hard mask film 24. This prevents the hard mask film 24 and the spacer 25 from being made of nitride material, thereby exposing the hard mask film 24 and the spacer 25 during subsequent etching processes to form the poly2 and poly3 contacts. Is prevented from being damaged, thereby preventing further loss of the hard mask film 24 and the spacer 25 at the time of forming a contact hole in which a subsequent second plug for a capacitor is to be formed, thereby resulting in a gate This is because a short circuit between the electrodes 23 can be prevented.

도 2b를 참조하면, 상기 제1층간절연막(26)에 대한 식각 공정을 수행하여,비트라인용 플러그 및 캐패시터용 제1플러그가 형성될 영역을 노출시키는 폴리2 콘택 및 폴리3 콘택을 형성하고, 그런다음, 상기 폴리2 콘택 및 폴리3 콘택이 매립되도록, 상기 결과물 상에 폴리실리콘막을 증착한 상태에서, 상기 질화막 재질의 하드 마스크막(24)을 연마정지층으로 하는 CMP 공정으로 상기 폴리실리콘막과 제1층간절연막을 연마하여 상기 폴리2 콘택 내에 비트라인용 플러그(27)를, 그리고, 폴리3 콘택 내에 캐패시터용 제1플러그(28)를 각각 형성한다.Referring to FIG. 2B, an etching process is performed on the first interlayer insulating layer 26 to form a poly2 contact and a poly3 contact exposing a region where a bit line plug and a capacitor first plug are to be formed. Then, the polysilicon film is formed by a CMP process using the hard mask film 24 made of the nitride film as a polishing stop layer while a polysilicon film is deposited on the resultant so that the poly2 contact and the poly3 contact are embedded. And the first interlayer insulating film are polished to form a bit line plug 27 in the poly2 contact, and a capacitor first plug 28 in the poly3 contact.

여기서, 상기 제1층간절연막(26)에 식각은 상기 하드 마스크막(24)과 스페이서(25)의 손상을 방지하기 위해, 상기 제1층간절연막(26)의 재질인 산화막과 상기 하드 마스크막(24) 및 스페이서(25)의 재질인 질화막간의 식각 선택비를 20 : 1 이상으로 유지하여 수행한다.In this case, the etching of the first interlayer insulating layer 26 is performed to prevent the damage of the hard mask layer 24 and the spacer 25 so that the oxide layer and the hard mask layer (the material of the first interlayer insulating layer 26 are formed). 24) and the etching selectivity between the nitride film, which is a material of the spacer 25, is maintained at 20: 1 or more.

도 2c를 참조하면, 상기 비트라인용 플러그(27)와 상기 캐패시터용 제1플러그(28)간의 전기적 절연을 위해, 상기 결과물 상에 제2층간절연막(29)을 형성하고, 그런다음, 상기 제2층간절연막(29)에 대한 식각 공정을 수행하여, 상기 비트라인용 플러그(27)를 노출시키는 콘택홀을 형성한 상태에서, 상기 제2층간절연막 상에 상기 비트라인용 플러그(27)와 콘택되는 비트라인(30)을 형성한다. 여기서, 상기 비트라인(30)은 상기 게이트 전극(23)과 마찬가지로 폴리실리콘막과 텅스텐 실리사이드막의 적층 구조로 형성하며, 아울러, 질화막 재질의 하드 마스크막을 이용한 식각 공정을 통해 형성한다. 또한, 상기 비트라인(30)을 형성한 후에는, 그 양 측벽에 질화막 재질의 스페이서를 형성한다.Referring to FIG. 2C, a second interlayer insulating film 29 is formed on the resultant for electrical insulation between the bit line plug 27 and the capacitor first plug 28. An etching process is performed on the second interlayer insulating film 29 to form a contact hole exposing the bit line plug 27. The contact between the bit line plug 27 and the bit line plug 27 is formed on the second interlayer insulating film. The bit line 30 is formed. Here, the bit line 30 is formed in a stacked structure of a polysilicon film and a tungsten silicide film similarly to the gate electrode 23, and is formed through an etching process using a hard mask film made of a nitride film. In addition, after the bit line 30 is formed, spacers made of a nitride film are formed on both sidewalls of the bit line 30.

도 2d를 참조하면, 상기 비트라인을 덮도록, 상기 제2층간절연막(29) 상에제3층간절연막(31)을 형성하고, 그런다음, CMP 공정으로 상기 제3층간절연막(31)의 표면을 평탄화시킨다. 여기서, 상기 제3층간절연막(31)은 상기 제1층간절연막(26)과 마찬가지로 5,000∼6,000Å 두께로 증착하며, 아울러, 그 평탄화시에는 상기 비트라인(30) 상에 2,000∼3,000Å 두께가 잔류되도록 수행한다. 이것은 후속의 식각 공정에서 산화막 재질의 제3층간절연막(31)과 질화막 재질의 하드 마스크막간의 식각 선택비를 확보하기 위함이다.Referring to FIG. 2D, a third interlayer insulating film 31 is formed on the second interlayer insulating film 29 to cover the bit line, and then the surface of the third interlayer insulating film 31 is subjected to a CMP process. Planarize. Here, the third interlayer insulating film 31 is deposited to have a thickness of 5,000 to 6,000 kPa, similar to the first interlayer insulating film 26, and at the time of planarization, a thickness of 2,000 to 3,000 kPa is formed on the bit line 30. Run to remain. This is to secure the etching selectivity between the third interlayer insulating film 31 of the oxide film material and the hard mask film of the nitride film material in the subsequent etching process.

즉, 산화막의 식각은 폴리머 발생 가스를 사용하여 수행하게 되는데, 질화막 상에 2,000∼3,000Å 두께의 산화막을 잔류시키면, 폴리머가 외부로 쉽게 빠져나가지 못하고, 콘택홀 내에 증착됨으로써, 결과적으로는, 질화막의 손상을 방지할 수 있기 때문이다.That is, etching of the oxide film is performed using a polymer generating gas. When the oxide film having a thickness of 2,000 to 3,000 kPa is left on the nitride film, the polymer does not easily escape to the outside and is deposited in the contact hole, and consequently, the nitride film. This is because the damage can be prevented.

도 2e를 참조하면, 상기 제3층간절연막(31)을 식각하여, 상기 캐패시터용 제1플러그(28)를 노출시키는 콘택홀을 형성하고, 그런다음, 상기 콘택홀이 매립되도록, 상기 제3층간절연막(31) 상에 폴리실리콘막을 증착한 상태에서, 상기 제3층간절연막(31)이 노출될 때까지, 상기 폴리실리콘막을 연마하여, 상기 캐패시터용 제1플러그(28)와 콘택되는 캐패시터용 제2플러그(32)를 형성한다.Referring to FIG. 2E, the third interlayer insulating layer 31 is etched to form a contact hole exposing the first plug 28 for the capacitor, and then filling the contact hole to fill the contact hole. In the state of depositing a polysilicon film on the insulating film 31, the polysilicon film is polished until the third interlayer insulating film 31 is exposed, and the capacitor agent is brought into contact with the first plug 28 for the capacitor. Two plugs 32 are formed.

여기서, 상기 제3층간절연막(31)에 식각은 상기 제3층간절연막(31)의 재질인 산화막과 상기 하드 마스크막 및 스페이서의 재질인 질화막간의 식각 선택비를 20 : 1 이상으로 유지하여 수행한다. 또한, 상기 캐패시터용 제1플러그(28)를 노출시키는 콘택홀은 원형이 아닌, 노광 마스크의 변경을 통해 라인 형태로 형성한다. 이에 따라, 원형의 콘택홀을 형성할 경우에는 캐패시터용 제1플러그(28)와의 정렬 마진을 확보하기 어렵지만, 라인 형태로 콘택홀을 형성할 경우에는 상기 캐패시터용 제1플러그(28)에 인접된 영역을 모두 식각하기 때문에, 정렬 마진을 확보할 수 있다. 그리고, 미세 크기의 콘택홀을 형성할 경우에는 식각 정지 현상이 발생될 수 있으나, 본 발명의 실시예와 같이, 라인 형태로 콘택홀을 형성하게 되면, 식각 면적이 증가된 것에 기인하여 식각 정지 현상은 발생되지 않는다. 게다가, 본 발명의 실시예에서는 라인 형태의 콘택홀을 형성하되, 그 양측 가장자리 부분이 톱니 형태를 갖도록 함으로써, 콘택 마진을 더욱 확보할 수 있다.The etching of the third interlayer dielectric layer 31 is performed by maintaining an etch selectivity between an oxide layer of the third interlayer dielectric layer 31 and a nitride layer of the hard mask layer and the spacer. . In addition, the contact hole exposing the first plug 28 for the capacitor is formed in a line shape through a change of an exposure mask, not a circular shape. Accordingly, when forming a circular contact hole, it is difficult to secure an alignment margin with the first plug 28 for a capacitor. However, when forming a contact hole in a line shape, it is adjacent to the first plug 28 for a capacitor. Since all regions are etched, alignment margin can be secured. And, in the case of forming a contact hole of a fine size, the etch stop phenomenon may occur, but as in the embodiment of the present invention, when forming the contact hole in the form of a line, the etch stop phenomenon due to the increased etching area Does not occur. In addition, in the embodiment of the present invention, by forming a contact hole in the form of a line, both edges thereof have a sawtooth shape, thereby further securing a contact margin.

한편, 전술한 바와 같이, 비트라인(30) 형성용 하드 마스크막으로부터 2,000∼3,000Å 두께의 제3층간절연막(31)을 잔류시킨 것에 기인하여, 상기 제3층간절연막(31)의 식각시에 질화막 재질의 하드 마스크(24) 및 스페이서(25)의 손상을 방지할 수 있고, 그래서, 게이트 전극들(23)간의 전기적 단락의 발생을 방지할 수 있다.On the other hand, as described above, due to the remaining of the third interlayer insulating film 31 having a thickness of 2,000 to 3,000 으로부터 from the hard mask film for forming the bit line 30, the etching of the third interlayer insulating film 31 is performed. Damage to the hard mask 24 and the spacer 25 of the nitride film material can be prevented, so that occurrence of an electrical short between the gate electrodes 23 can be prevented.

이후, 도시되지는 않았으나, 상기 제3층간절연막(31) 상에 상기 캐패시터용 제2플러그(32)와 콘택되는 캐패시터를 형성하고, 이어서, 공지된 후속 공정을 수행하여 반도체 소자를 완성한다.Subsequently, although not shown, a capacitor is formed on the third interlayer insulating layer 31 to be in contact with the second plug 32 for the capacitor, and then a subsequent known process is performed to complete the semiconductor device.

도 3은 본 발명의 실시예에 따른 변경된 노광 마스크를 이용한 식각 공정을 통해 얻어진 캐패시터용 제1플러그를 노출시키는 콘택홀의 형태를 보여주는 평면도이다. 도시된 바와 같이, 상기 콘택홀(40)은 라인 형태를 갖으며, 아울러, 양측 가장자리 부분이 톱니 형태를 갖는다.3 is a plan view illustrating a shape of a contact hole exposing a first plug for a capacitor obtained through an etching process using a modified exposure mask according to an exemplary embodiment of the present invention. As shown, the contact hole 40 has a line shape, and both edge portions have a sawtooth shape.

따라서, 종래 보다 식각 면적이 증가되는 것에 의해, 식각 정지 현상이 발생되는 것을 방지할 수 있고, 특히, 소망하는 부분을 포함한 영역을 모두 식각하기 때문에 캐패시터용 제1플러그와의 정렬 마진을 확보할 수 있다.Therefore, by increasing the etching area than before, the etch stop phenomenon can be prevented from occurring, and in particular, since all the regions including the desired portions are etched, alignment margin with the first plug for capacitor can be secured. have.

이상에서와 같이, 본 발명은 캐패시터용 제2플러그가 형성될 콘택홀을 노광 마스크의 변경을 통해 라인 형태로 형성하기 때문에 캐패시터용 제1플러그와의 정렬 마진을 확보할 수 있고, 아울러, 넓은 면적을 식각함에 따라 식각 정지 현상이 일어나는 것을 방지할 수 있다. 게다가, 층간절연막을 연마정지층으로 이용하기 때문에, 질화막 재질의 하드 마스크막 및 스페이서가 손상되는 것을 방지할 수 있고, 그래서, 게이트 전극들간의 전기적 단락이 유발되는 것을 억제시킬 수 있다.As described above, the present invention forms a contact hole in which the second plug for the capacitor is to be formed in the form of a line by changing the exposure mask, thereby ensuring an alignment margin with the first plug for the capacitor, and in addition, a large area. By etching the etch stop phenomenon can be prevented from occurring. In addition, since the interlayer insulating film is used as the polishing stop layer, it is possible to prevent the hard mask film and the spacer of the nitride film material from being damaged, so that an electrical short circuit between the gate electrodes can be suppressed.

따라서, 소자의 신뢰성을 확보할 수 있고, 아울러, 제조수율도 향상시킬 수 있다.Therefore, the reliability of an element can be ensured and a manufacturing yield can also be improved.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.

Claims (9)

트렌치형의 소자분리막이 구비된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having a trench type isolation layer; 상기 반도체 기판 상에 질화막 재질의 하드 마스크막을 이용한 식각 공정을 통해 게이트 전극들을 형성하는 단계;Forming gate electrodes on the semiconductor substrate through an etching process using a hard mask layer made of a nitride film; 상기 게이트 전극 및 하드 마스크막으로 이루어진 적층물의 양 측벽에 질화막 재질의 스페이서를 형성하는 단계;Forming spacers of a nitride film on both sidewalls of the stack including the gate electrode and the hard mask film; 상기 적층물을 덮도록, 상기 반도체 기판의 전면 상에 제1층간절연막을 형성하고, 상기 제1층간절연막을 연마하여 그 표면을 평탄화시키는 단계;Forming a first interlayer insulating film on the entire surface of the semiconductor substrate so as to cover the stack, and polishing the first interlayer insulating film to planarize the surface thereof; 상기 제1층간절연막의 일부분을 식각하여 비트라인용 플러그와 캐패시터용 플러그가 형성될 영역을 동시에 노출시키는 제1콘택홀을 형성하는 단계;Etching a portion of the first interlayer insulating film to form a first contact hole for simultaneously exposing a region where a bit line plug and a capacitor plug are to be formed; 상기 제1콘택홀이 매립되도록, 상기 결과물 상에 폴리실리콘막을 증착하는 단계;Depositing a polysilicon film on the resultant to fill the first contact hole; 상기 질화막 재질의 하드 마스크막 및 스페이서가 노출될 때까지, 상기 폴리실리콘막 및 제1층간절연막을 연마하여, 비트라인용 플러그와 캐패시터용 제1플러그들을 형성하는 단계;Polishing the polysilicon layer and the first interlayer dielectric layer until the hard mask layer and the spacer of the nitride layer material are exposed to form a plug for the bit line and first plugs for the capacitor; 상기 결과물 상에 상기 비트라인용 플러그를 노출시키는 제2콘택홀을 갖는 제2층간절연막을 형성하는 단계;Forming a second interlayer insulating film having a second contact hole exposing the plug for the bit line on the resultant product; 상기 제2층간절연막 상에 질화막 재질의 하드 마스크막을 이용한 식각 공정을 통해 상기 제2콘택홀을 통하여 상기 비트라인용 플러그와 콘택되고, 폴리실리콘막과 텅스텐 실리사이드막의 적층 구조로 이루어지는 비트라인을 형성하는 단계;Forming a bit line on the second interlayer insulating layer, the bit line being contacted with the bit line plug through the second contact hole and having a stacked structure of a polysilicon layer and a tungsten silicide layer through an etching process using a hard mask layer made of a nitride film. step; 상기 비트라인의 양 측벽에 질화막 재질의 스페이서를 형성하는 단계;Forming spacers of a nitride film on both sidewalls of the bit line; 상기 비트라인을 덮도록, 상기 제2층간절연막 상에 제3층간절연막을 형성하고, 상기 제3층간절연막을 연마하여 그 표면을 평탄화시키는 단계;Forming a third interlayer insulating film on the second interlayer insulating film so as to cover the bit line, and polishing the third interlayer insulating film to planarize the surface thereof; 상기 제3 및 제2층간절연막을 식각하여, 상기 캐패시터용 제1플러그를 노출시키는 라인 형태의 제3콘택홀을 형성하는 단계;Etching the third and second interlayer insulating layers to form a third contact hole in a line shape exposing the first plug for the capacitor; 상기 라인 형태의 제3콘택홀이 매립되도록, 상기 제3층간절연막 상에 폴리실리콘막을 증착하는 단계; 및Depositing a polysilicon film on the third interlayer insulating film so as to fill the line-shaped third contact hole; And 상기 제3층간절연막이 노출될 때까지, 상기 폴리실리콘막을 연마하여, 상기 캐패시터용 제1플러그와 콘택되는 캐패시터용 제2플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.And polishing the polysilicon film until the third interlayer insulating film is exposed to form a second plug for capacitor contacted with the first plug for capacitor. 제 1 항에 있어서, 상기 제1층간절연막은 5,000∼6,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the first interlayer insulating film is formed to a thickness of 5,000 to 6,000 kPa. 제 1 항에 있어서, 상기 제1층간절연막에 대한 평탄화는,The method of claim 1, wherein the planarization of the first interlayer insulating film, 상기 하드 마스크막으로부터 2,000∼3,000Å 두께가 잔류되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device, characterized in that to perform a thickness of 2,000 ~ 3,000 Å remaining from the hard mask film. 제 1 항에 있어서, 상기 제2층간절연막은 5,000∼6,000Å의 두께로 형성하는것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the second interlayer insulating film is formed to a thickness of 5,000 to 6,000 kPa. 제 1 항에 있어서, 상기 제2층간절연막에 대한 평탄화는,The planarization method of claim 1, wherein the planarization of the second interlayer insulating film is performed. 상기 하드 마스크막으로부터 2,000∼3,000Å 두께가 잔류되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device, characterized in that to perform a thickness of 2,000 ~ 3,000 Å remaining from the hard mask film. 제 1 항에 있어서, 상기 제1콘택홀을 형성하기 위한 상기 제1층간절연막의 식각시, 상기 제1층간절연막의 재질인 산화막과 상기 하드 마스크막 및 스페이서의 재질인 질화막간의 식각 선택비를 20 : 1 이상으로 유지하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The etching selectivity of claim 1, wherein the etching selectivity between the oxide film, which is a material of the first interlayer insulating film, and the nitride film, which is a material of the hard mask film and the spacer, is etched when etching the first interlayer insulating film for forming the first contact hole. : A method for manufacturing a semiconductor device, characterized in that it is carried out by holding at least one. 제 1 항에 있어서, 상기 제3콘택홀을 형성하기 위한 상기 제3층간절연막의 식각시, 상기 제3층간절연막의 재질인 산화막과, 상기 하드 마스크막 및 스페이서의 재질인 질화막간의 식각 선택비를 20 : 1 이상으로 유지하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The etching selectivity of claim 1, wherein the etching selectivity between the oxide film, which is a material of the third interlayer insulating film, and the nitride film, which is a material of the hard mask film and the spacer, is etched when the third interlayer insulating film is formed to form the third contact hole. 20: 1 or more, the method for manufacturing a semiconductor device characterized by the above-mentioned. 제 1 항에 있어서, 상기 라인 형태의 제3콘택홀은, 양측 가장자리 부분이 톱니 모양을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the line-shaped third contact hole is formed such that both edges thereof have a sawtooth shape. 제 1 항에 있어서, 상기 캐패시터용 제2플러그의 형성은, 상기 폴리실리콘막에 대한 연마 속도가 상기 제3층간절연막의 재질인 산화막의 연마 속도 보다 빠르게 하는 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The semiconductor device of claim 1, wherein the formation of the second plug for the capacitor is performed under a condition that the polishing rate of the polysilicon film is faster than the polishing rate of an oxide film made of the third interlayer insulating film. Manufacturing method.
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