KR100494123B1 - Method of manufacturing semiconductor device - Google Patents
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- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
Abstract
비트라인간의 안정된 절연을 구현할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 하드 마스크막을 구비한 비트라인을 형성하는 단계; 상기 기판 상에 상기 비트라인을 덮도록 층간절연막을 증착하는 단계; 상기 층간절연막에 기판 표면이 노출되도록 콘택홀을 형성하는 단계; 상기 층간절연막 상에 상기 콘택홀이 매립되도록 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘막과 층간절연막과의 연마선택비가 증가되도록 상기 기판 결과물에 불순물 이온 주입하는 단계; 및 상기 비트라인의 하드 마스크막 표면이 노출될때 까지 상기 폴리실리콘막 및 층간절연막을 CMP하는 단계를 포함한다. 본 발명에 따르면, 폴리실리콘막으로 인한 비트라인들간의 브릿지 현상을 방지하면서, 동시에, 상기 비트라인이 캐패시터 플러그와 쇼트되지 않도록 할 수 있다.A method of manufacturing a semiconductor device capable of implementing stable isolation between bit lines is disclosed. The disclosed method for manufacturing a semiconductor device includes forming a bit line having a hard mask layer on a semiconductor substrate; Depositing an interlayer dielectric layer on the substrate to cover the bit line; Forming a contact hole to expose a surface of a substrate on the interlayer insulating film; Depositing a polysilicon film to fill the contact hole on the interlayer insulating film; Implanting impurity ions into the substrate resultant so that the polishing selectivity between the polysilicon film and the interlayer insulating film is increased; And CMPing the polysilicon film and the interlayer insulating film until the hard mask film surface of the bit line is exposed. According to the present invention, it is possible to prevent the bridge phenomenon between the bit lines due to the polysilicon film and at the same time prevent the bit lines from shorting with the capacitor plug.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 비트 라인들간의 완전한 분리를 이루면서 비트라인과 스토리지 콘택 플러그간의 쇼트 발생을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing a short between the bit line and the storage contact plug while making a complete separation between the bit lines.
반도체 메모리 소자의 고집적화가 진행됨에 따라, 한정된 공간에 더 많은 단위 셀들을 구비시키기 위한 다양한 기술들이 연구 및 개발되고 있다. 그 결과로서, 한정된 공간에 더 많은 단위 셀들을 구비시키기 위해서는 단위 셀의 실질적인 크기를 감소시켜야 하는데, 단위 셀 크기의 감소는 콘택 크기의 감소를 유발하기 때문에 기판 상에 형성되어진 수개의 비트라인간의 공간 확보에 커다란 어려움을 야기시켰다.As high integration of semiconductor memory devices proceeds, various technologies for providing more unit cells in a limited space have been researched and developed. As a result, in order to have more unit cells in a limited space, the actual size of the unit cell has to be reduced. Since the decrease in the unit cell size causes a decrease in contact size, the space between several bit lines formed on the substrate is reduced. It caused great difficulty in securing.
여기서, 비트라인간의 공간의 감소현상은 상기 비트라인간의 오정렬 현상 뿐만 아니라, 비트라인간의 접촉에 의한 절연불량 현상을 유발하여 반도체 소자의 전기적 특성 저하와 신뢰성을 감소시키는 문제점을 유발한다.Here, the reduction of the space between the bit lines causes not only misalignment between the bit lines, but also an insulation failure phenomenon due to contact between the bit lines, thereby causing a problem of deterioration of electrical characteristics and reliability of the semiconductor device.
상기와 같은 문제점을 해결하기 위하여, 상기 비트라인 표면에 형성된 질화막은 상기 비트라인간의 일정한 공간 마진을 확보함으로써 상기 비트라인간의 안정된 절연을 유도하여 전기적 특성을 향상 시키며, 상기 비트라인간의 오정렬을 감소 시켜 반도체 제조 공정의 수율을 높일 수 있다. In order to solve the above problems, the nitride film formed on the surface of the bit line secures a constant space margin between the bit lines, induces stable insulation between the bit lines, improves electrical characteristics, and reduces misalignment between the bit lines. The yield of a semiconductor manufacturing process can be raised.
도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art.
도 1a를 참조하면, 액티브영역을 한정하는 소자분리막(3)들이 구비된 반도체 기판(1) 상에 공지의 공정에 따라 워드라인(5)을 형성한다. 다음으로, 상기 워드라인(5) 양측의 기판 영역에 접합 영역(도시안됨)을 형성한다. 이어서, 상기 워드라인(5)을 덮도록 기판(1) 상에 제1층간절연막(7)을 증착하고, 그런다음, 상기 제1층간절연막(7) 내에 기판의 접합 영역(도시안됨)들을 노출시키는 제1콘택홀(9)들을 형성한다.도 1b를 참조하면, 상기 제1층간절연막(7) 상에 상기 제1콘택홀들이 완전히 매립되는 두께로 제1폴리실리콘막을 증착한다. 그런다음, 상기 워드라인(5)의 표면이 노출되도록 상기 제1층간절연막(7)을 CMP(Chemical mechanical polishing) 하고, 이를 통해, 비트라인 제1플러그(11)와 캐패시터 제1플러그(13)를 형성한다.Referring to FIG. 1A, a word line 5 is formed on a semiconductor substrate 1 having device isolation layers 3 defining an active region, according to a known process. Next, a junction region (not shown) is formed in the substrate regions on both sides of the word line 5. Subsequently, a first interlayer insulating film 7 is deposited on the substrate 1 to cover the word line 5, and then the junction regions (not shown) of the substrate are exposed in the first interlayer insulating film 7. First contact holes 9 are formed. Referring to FIG. 1B, a first polysilicon film is deposited on the first interlayer insulating layer 7 to a thickness in which the first contact holes are completely filled. Then, the first interlayer insulating film 7 is chemically mechanically polished (CMP) so that the surface of the word line 5 is exposed, and thus, the bit line first plug 11 and the capacitor first plug 13 are exposed. To form.
도 1c를 참조하면, 상기 기판 결과물에 제2층간절연막(15)을 증착하고, 이어서, 상기 제2층간절연막(15)에 비트라인 제1플러그를 노출시키는 제2콘택홀을 형성한 후, 계속해서, 상기 제2콘택홀 내에 제2폴리실리콘막을 매립시켜 비트라인 제2플러그(17)를 형성한다. Referring to FIG. 1C, a second interlayer dielectric layer 15 is deposited on the substrate, and a second contact hole for exposing a bit line first plug is formed in the second interlayer dielectric layer 15. Thus, a second polysilicon film is embedded in the second contact hole to form a bit line second plug 17.
다음으로, 상기 제2층간절연막(15) 상에 상기 비트라인 제2플러그(17)와 콘택되도록 하드 마스크막(19a)을 구비한 비트라인(19)을 형성하고, 공지의 공정에 따라 상기 비트라인(19)의 양측 벽에 스페이서(21)를 형성한다. 여기서, 상기 하드 마스크막은 질화막으로 이루어져 있다.Next, a bit line 19 having a hard mask layer 19a is formed on the second interlayer insulating layer 15 to be in contact with the bit line second plug 17. The bit line 19 is formed according to a known process. Spacers 21 are formed on both walls of the line 19. Here, the hard mask film is made of a nitride film.
그런다음, 상기 제2층간절연막(15) 상에 상기 비트라인(19)을 덮도록 제3층간절연막(23)을 증착하고, 상기 제3층간절연막(23)과 제2층간절연막(15)의 소정 부분을 식각하여 상기 캐패시터 제1플러그(13)를 노출시키는 제3콘택홀(25)을 형성한다. Then, a third interlayer insulating film 23 is deposited on the second interlayer insulating film 15 to cover the bit line 19, and the third interlayer insulating film 23 and the second interlayer insulating film 15 are deposited. A predetermined portion is etched to form a third contact hole 25 exposing the capacitor first plug 13.
도 1d를 참조하면, 상기 제3층간절연막(23) 상에 상기 제3콘택홀이 완전히 매립되는 두께의 제3폴리실리콘막을 증착하고, 그런다음, 상기 비트라인(19)의 하드 마스크막(19a) 표면이 노출되도록 염기성 슬러리를 이용하여 제3폴리실리콘막을 CMP하여 캐패시터 제2플러그(27)를 형성한다. Referring to FIG. 1D, a third polysilicon film having a thickness in which the third contact hole is completely filled is deposited on the third interlayer insulating film 23, and then the hard mask film 19a of the bit line 19 is deposited. CMP of the third polysilicon film using a basic slurry to form a capacitor second plug 27 to expose the surface.
이후, 도시되지는 않았지만, 공지의 후속 공정을 수행하여 기판 결과물을 덮도록 제4층간절연막을 형성하고, 상기 제4층간절연막에 기판의 소오스 및 드레인 영역과 각각 전기적으로 연결되는 캐패시터 플러그를 형성하고, 상기 캐패시터 플러그와 콘택되도록 상기 제4층간절연막 상에 캐패시터를 형성함으로써, 예컨데, 디램(DRAM) 소자에서의 단위 셀의 제조를 완성한다.Subsequently, although not shown, a fourth interlayer insulating film may be formed to cover a substrate result by performing a known subsequent process, and a capacitor plug electrically connected to the source and drain regions of the substrate may be formed on the fourth interlayer insulating film. By forming a capacitor on the fourth interlayer insulating film so as to be in contact with the capacitor plug, for example, the manufacturing of a unit cell in a DRAM device is completed.
그러나, 상기와 같은 반도체 소자의 제조방법에서 폴리실리콘막의 완전한 분리를 위하여 염기성 슬러리를 이용하여 비트라인의 하드 마스크막 표면이 노출되도록 폴리실리콘막을 충분한 시간동안 CMP 하면, 상기 비트라인의 하드 마스크막의 두께가 감소하고, 심한 경우 제거될 수 있는 바, 후속의 캐패시터 플러그 형성시 상기 비트라인과 캐패시터 플러그가 쇼트(Short)되는 문제점이 발생한다.However, in the method of manufacturing a semiconductor device as described above, if the polysilicon film is CMP for a sufficient time to expose the hard mask film surface of the bit line by using a basic slurry to completely separate the polysilicon film, the thickness of the hard mask film of the bit line Can be eliminated and, in severe cases, can be eliminated, resulting in short circuiting of the bit line and the capacitor plug in subsequent capacitor plug formation.
또한, 상기 비트라인과 캐패시터 플러그와의 쇼트를 방지하기 위하여 적은 시간동안 폴리실리콘막을 CMP하면, 도 2에 도시된 바와 같이, 상기 폴리실리콘막으로 인한 비트라인들간에 브릿지 현상이 발생한다. In addition, when the polysilicon film is CMP for a short time to prevent short between the bit line and the capacitor plug, as shown in FIG. 2, a bridge phenomenon occurs between the bit lines due to the polysilicon film.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 폴리실리콘막으로 인한 비트라인들간의 브릿지 현상을 방지하면서, 동시에, 상기 비트라인이 캐패시터 플러그와 쇼트되지 않도록 할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and prevents the bridge phenomenon between the bit lines caused by the polysilicon film, and at the same time prevents the bit line from shorting with the capacitor plug. The purpose is to provide a manufacturing method.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체 기판 상에 하드 마스크막을 구비한 비트라인을 형성하는 단계; 상기 기판 상에 상기 비트라인을 덮도록 층간절연막을 증착하는 단계; 상기 층간절연막에 기판 표면이 노출되도록 콘택홀을 형성하는 단계; 상기 층간절연막 상에 상기 콘택홀이 매립되도록 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘막과 층간절연막과의 연마선택비가 증가되도록 상기 기판 결과물에 불순물 이온 주입하는 단계; 및 상기 비트라인의 하드 마스크막 표면이 노출될때 까지 상기 폴리실리콘막 및 층간절연막을 CMP하는 단계를 포함한다.A method of manufacturing a semiconductor device of the present invention for achieving the above object comprises the steps of: forming a bit line having a hard mask film on a semiconductor substrate; Depositing an interlayer dielectric layer on the substrate to cover the bit line; Forming a contact hole to expose a surface of a substrate on the interlayer insulating film; Depositing a polysilicon film to fill the contact hole on the interlayer insulating film; Implanting impurity ions into the substrate resultant so that the polishing selectivity between the polysilicon film and the interlayer insulating film is increased; And CMPing the polysilicon film and the interlayer insulating film until the hard mask film surface of the bit line is exposed.
여기서, 상기 이온주입 공정은 인 또는 비소를 주입 에너지 3∼10KeV로 비트라인 상부 500∼1000Å까지 주입시킨다.In the ion implantation process, phosphorus or arsenic is implanted to 500 to 1000 kW over the bit line at an implantation energy of 3 to 10 KeV.
또한, 상기 CMP는 CMP 장비의 플레이튼(Platen) 및 헤드(Head)의 회전속도를 30∼150RPM으로 하면서, 멤브레인(Membraine), 리테이너링(Retainering) 및 이너튜브(Innertube)의 압력을 2∼8 PSI으로 하는 조건에서 pH 6∼12인 염기성 슬러리로 수행한다.In addition, the CMP is a rotational speed of the platen and the head of the CMP equipment to 30 ~ 150RPM, while the pressure of the membrane (Membraine), retaining and inner tube (2-8) It is performed with a basic slurry having a pH of 6 to 12 under conditions of PSI.
본 발명에 따르면, 폴리실리콘막에 불순물 이온주입하여 산화막과의 연마선택비를 증가시킴으로써 하드 마스크막의 두께 감소없이 비트라인간의 안정된 절연을 구현할 수 있으며, 아울러, 하드 마스크막의 두께를 확보할 수 있는 바, 상기 비트라인과 캐패시터간의 쇼트도 방지할 수 있다.According to the present invention, by implanting impurity ions into the polysilicon film to increase the polishing selectivity with the oxide film, it is possible to implement stable insulation between bit lines without reducing the thickness of the hard mask film, and to secure the thickness of the hard mask film. In addition, a short between the bit line and the capacitor can be prevented.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 3a를 참조하면, 액티브영역을 한정하는 소자분리막(203)들이 구비된 반도체 기판(201) 상에 공지의 공정에 따라 워드라인(205)을 형성한다. 다음으로, 상기 워드라인(205) 양측의 기판 영역에 접합 영역(도시안됨)을 형성한다. 이어서, 상기 워드라인(205)을 덮도록 기판(201) 상에 제1층간절연막(207)을 증착하고, 그런다음, 상기 제1층간절연막(207) 내에 기판의 접합 영역을 노출시키는 제1콘택홀(209)들을 형성한다.Referring to FIG. 3A, a word line 205 is formed on a semiconductor substrate 201 having device isolation layers 203 defining an active region, according to a known process. Next, a junction region (not shown) is formed in the substrate regions on both sides of the word line 205. Subsequently, a first interlayer insulating film 207 is deposited on the substrate 201 so as to cover the word line 205, and thereafter, a first contact exposing the junction region of the substrate in the first interlayer insulating film 207. The holes 209 are formed.
도 3b를 참조하면, 상기 제1층간절연막(207) 상에 상기 제1콘택홀들이 완전히 매립되는 두께로 제1폴리실리콘막을 증착한다. 그런다음, 상기 워드라인(205)의 표면이 노출되도록 상기 제1폴리실리콘막을 CMP하고, 이를 통해, 비트라인 제1플러그(211)와 캐패시터 제1플러그(213)를 형성한다.Referring to FIG. 3B, a first polysilicon film is deposited on the first interlayer insulating film 207 to a thickness at which the first contact holes are completely filled. Then, the first polysilicon film is CMP so that the surface of the word line 205 is exposed, thereby forming the bit line first plug 211 and the capacitor first plug 213.
도 3c를 참조하면, 상기 기판 결과물에 제2층간절연막(215)을 증착하고, 이어서, 상기 제2층간절연막(215)에 비트라인 제1플러그를 노출시키는 제2콘택홀을 형성한 후, 상기 제2콘택홀 내에 제2폴리실리콘막을 매립시켜 비트라인 제2플러그 (217)를 형성한다. Referring to FIG. 3C, a second interlayer dielectric layer 215 is deposited on the substrate, and a second contact hole exposing a bit line first plug is formed in the second interlayer dielectric layer 215. A second polysilicon film is embedded in the second contact hole to form a bit line second plug 217.
다음으로, 상기 제2층간절연막(215) 상에 상기 비트라인 제2플러그(217)와 콘택되도록 하드 마스크막(219a)을 구비한 비트라인(219)을 형성하고, 공지의 공정에 따라 상기 비트라인(219)의 양측 벽에 스페이서(221)를 형성한다. 여기서, 상기 하드 마스크막(219a)은 질화막으로 이루어진다.Next, a bit line 219 including a hard mask layer 219a is formed on the second interlayer insulating layer 215 to be in contact with the bit line second plug 217. The bit line 219 is formed according to a known process. Spacers 221 are formed on both walls of line 219. Here, the hard mask film 219a is formed of a nitride film.
그런다음, 상기 제2층간절연막(215) 상에 상기 비트라인(219)을 덮도록 제3층간절연막(223)을 증착하고, 상기 제3층간절연막(223)과 제2층간절연막(215)의 소정 부분을 식각하여 상기 캐패시터 제1플러그(213)를 노출시키는 제3콘택홀(225)을 형성한다. Then, a third interlayer insulating film 223 is deposited on the second interlayer insulating film 215 to cover the bit line 219, and the third interlayer insulating film 223 and the second interlayer insulating film 215 are formed. A predetermined portion is etched to form a third contact hole 225 exposing the capacitor first plug 213.
도 3d를 참조하면, 상기 제3층간절연막(223) 상에 상기 제3콘택홀이 완전히 매립되는 두께의 제3폴리실리콘막(226)을 증착하고, 그런다음, 상기 제3폴리실리콘막(226)과 제3층간절연막(223)과의 연마선택비가 증가되도록 상기 기판 결과물에 불순물을 이온주입 한다. 여기서, 상기 이온주입은 인 또는 비소를 포함하는 5가 원소를 3∼10 KeV의 에너지를 가지고 후속의 캐패시터에 영향을 미치지 않는 깊이, 예컨데, 비트라인 (221)의 표면으로부터 500∼1000Å의 깊이까지 주입시킨다.Referring to FIG. 3D, a third polysilicon film 226 having a thickness in which the third contact hole is completely filled is deposited on the third interlayer insulating film 223, and then, the third polysilicon film 226 is deposited. ) And an ion are implanted into the substrate resultant to increase the polishing selectivity between the third interlayer insulating film 223. Here, the ion implantation is a pentavalent element containing phosphorus or arsenic having an energy of 3 to 10 KeV and not affecting subsequent capacitors, for example, from the surface of the bit line 221 to a depth of 500 to 1000 kPa. Inject.
이때, 상기 불순물의 이온주입 결과, 상기 제3폴리실리콘막(226)과 제3층간절연막(223)의 격자 구조가 깨지며, 이에따라, 상기 제3폴리실리콘막(226)의 연마속도는 제3층간절연막(223)에 비하여 현격하게 빨라지게 된다.도 3e를 참조하면, 상기 비트라인(219)의 하드 마스크막(219a)표면이 노출되도록 염기성 슬러리를 이용하여 제3폴리실리콘막을 CMP하여 캐패시터 제2플러그 (227)를 형성한다. At this time, as a result of ion implantation of the impurity, the lattice structure of the third polysilicon film 226 and the third interlayer insulating film 223 is broken, and accordingly, the polishing rate of the third polysilicon film 226 is third 3E, the third polysilicon film is CMP by using a basic slurry to expose the surface of the hard mask film 219a of the bit line 219. Two plugs 227 are formed.
이때, 상기 CMP는 CMP 장비의 플레이튼(Platen) 및 헤드(Head)의 회전속도를 30∼150RPM으로 하면서, 멤브레인(Membraine), 리테이너링(Retainering) 및 이너튜브(Innertube)의 압력을 2∼8 PSI으로 하는 조건에서 pH 6∼12인 염기성 슬러리로 수행한다.At this time, the CMP is a rotational speed of the platen and the head of the CMP equipment to 30 ~ 150RPM, while the pressure of the membrane (Membraine), retaining (ring) and inner tube (Innertube) 2-8 It is performed with a basic slurry having a pH of 6 to 12 under conditions of PSI.
여기서, 상기 제3폴리실리콘막은 이온주입 공정으로 제3층간절연막에 비해 연마속도가 빠르기 때문에 적은 연마량으로도, 도 4에 도시된 바와 같이, 제3폴리실리콘막으로 인한 비트라인(231)간의 브릿지 현상을 용이하게 방지할 수 있는 바, 하드 마스크막(219) 두께의 감소도 종래의 그것과 비교하여 현저하게 줄일 수 있고, 그래서, 상기 비트라인(231)이 후속의 캐패시터 플러그와 쇼트되는 것을 방지할 수 있다.이후, 도시되지는 않았지만, 공지의 후속 공정을 수행하여 기판 결과물을 덮도록 제4층간절연막을 형성하고, 상기 제4층간절연막에 기판의 소오스 및 드레인 영역과 각각 전기적으로 연결되는 캐패시터 플러그를 형성하고, 상기 캐패시터 플러그와 콘택되도록 상기 제4층간절연막 상에 캐패시터를 형성함으로써, 예컨데, 디램(DRAM) 소자에서의 단위 셀의 제조를 완성한다.Here, since the third polysilicon film is faster in polishing than the third interlayer insulating film by an ion implantation process, even with a small amount of polishing, as shown in FIG. 4, between the bit lines 231 due to the third polysilicon film. Since the bridge phenomenon can be easily prevented, the reduction in the thickness of the hard mask film 219 can also be remarkably reduced in comparison with the conventional one, so that the bit line 231 is shorted with a subsequent capacitor plug. Thereafter, although not shown, a fourth interlayer insulating film may be formed to cover the substrate by performing a known subsequent process, and the fourth interlayer insulating film may be electrically connected to the source and drain regions of the substrate, respectively. For example, by forming a capacitor plug and forming a capacitor on the fourth interlayer insulating film to be in contact with the capacitor plug, for example, To complete the manufacture of the cell.
이상에서와 같이, 본 발명은 이온주입 공정을 통해 폴리실리콘막과 산화막간의 연마선택비를 높여줌으로써, 폴리실리콘막으로 인한 비트라인간의 브릿지 현상을 방지할 수 있음은 물론, 하드 마스크막의 두께 감소를 방지하여 비트라인과 캐패시터 플러그간의 쇼트가 발생되는 것도 방지할 수 있다. 따라서, 공정 신뢰성은 물론, 소자의 신뢰성을 향상시킬 수 있다.As described above, the present invention increases the polishing selectivity between the polysilicon film and the oxide film through the ion implantation process, thereby preventing the bridge phenomenon between the bit lines due to the polysilicon film, as well as reducing the thickness of the hard mask film. This prevents a short between the bit line and the capacitor plug. Therefore, not only the process reliability but also the reliability of the device can be improved.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 2는 폴리실리콘막으로 인한 비트라인들간의 브릿지 현상을 도시한 사진.Figure 2 is a photograph showing the bridge phenomenon between the bit lines due to the polysilicon film.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 4는 비트라인들간의 안정된 절연상태를 도시한 사진.4 is a photograph showing a stable insulating state between bit lines.
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
201 : 반도체 기판 203 : 소자분리막201: semiconductor substrate 203: device isolation film
205 : 워드라인 207 : 제1층간절연막205: word line 207: first interlayer insulating film
209 : 제1콘택홀 211 : 비트라인 제1플러그209: first contact hole 211: bit line first plug
213 : 캐패시터 제1플러그 215 : 제2층간절연막213: capacitor first plug 215: second interlayer insulating film
217 : 비트라인 플러그 219a : 하드 마스크막217: bit line plug 219a: hard mask film
219b : 비트라인 도전만 219 : 비트라인219b: Bitline Challenge Only 219: Bitline
221 : 스페이서 223 : 제3층간절연막221 spacer 223 third interlayer insulating film
225 : 제3콘택홀 226 : 제3폴리실리콘막225: third contact hole 226: third polysilicon film
227 : 캐패시터 제2플러그227: capacitor second plug
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0076172A KR100494123B1 (en) | 2002-12-03 | 2002-12-03 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0076172A KR100494123B1 (en) | 2002-12-03 | 2002-12-03 | Method of manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040048452A KR20040048452A (en) | 2004-06-10 |
| KR100494123B1 true KR100494123B1 (en) | 2005-06-13 |
Family
ID=37343213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0076172A KR100494123B1 (en) | 2002-12-03 | 2002-12-03 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100494123B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100829237B1 (en) * | 2007-03-08 | 2008-05-14 | 케이. 에이. 이 (주) | Connector socket for a mobile communication device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004933A (en) * | 1999-06-30 | 2001-01-15 | 김영환 | Method of making storage node contact |
| US6255160B1 (en) * | 1999-10-29 | 2001-07-03 | Taiwan Semiconductor Manufacturing Company | Cell design and process for making dynamic random access memory (DRAM) having one or more Gigabits of memory cells |
| KR20010058351A (en) * | 1999-12-27 | 2001-07-05 | 박종섭 | Method of manufacturing semiconductor device |
-
2002
- 2002-12-03 KR KR10-2002-0076172A patent/KR100494123B1/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20010058351A (en) * | 1999-12-27 | 2001-07-05 | 박종섭 | Method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040048452A (en) | 2004-06-10 |
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