KR20060135291A - Method for fabricating storage node contact in semiconductor device - Google Patents

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Abstract

A method for forming a storage node contact in a semiconductor device is provided to reduce mechanical strength of a hard mask by implanting a surface of the hard mask with ion. A first insulation film(310) and a second insulation film(320) are formed on a semiconductor substrate(300). A bit line stack(345a) is formed on the second insulation film, and then is subjected to an ion implantation process to reduce mechanical strength of an upper surface of the bit line stack. The bit line stack is etched to form first and second bit line stacks. Then, a third insulation film is formed on the second insulation film to bury the first and second bit line stacks. The third and second insulation films are etched to form a storage node contact hole. A conductive film is formed in the storage node contact hole, and then is planarized to form separated storage node contacts.

Description

반도체소자의 스토리지노드콘택 형성 방법{Method for fabricating storage node contact in semiconductor device} Method for forming a storage node contact of a semiconductor device {Method for fabricating storage node contact in semiconductor device}

도 1 및 도 2는 종래기술에 따른 반도체소자의 스토리지노드콘택 형성 방법을 설명하기 위해 나타내보인 단면도들이다.1 and 2 are cross-sectional views illustrating a method of forming a storage node contact of a semiconductor device according to the related art.

도 3 내지 도 6은 본 발명에 따른 반도체소자의 스토리지노드콘택 형성 방법을 설명하기 위해 나타내보인 단면도들이다.3 to 6 are cross-sectional views illustrating a method of forming a storage node contact of a semiconductor device according to the present invention.

-도면의 주요부분에 대한 부호의 설명-Explanation of symbols on the main parts of the drawing

300 : 반도체 기판 310 : 제1 절연막 300: semiconductor substrate 310: first insulating film

320 : 제2 절연막 345 : 비트라인스택 형성물질320: second insulating film 345: bit line stack forming material

345a : 비트라인스택 346 : 비트라인스페이서345a: Beatline Stacker 346: Beatlinefacer

370 : 스토리지노드콘택370: Storage node contact

본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 셀 영역과 디코더영역의 연마속도를 조절하여 스토리지노드콘택이 단락하는 현상을 방지하기 위한 반도체소자의 스토리지노드콘택 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a storage node contact of a semiconductor device for controlling a polishing rate of a cell region and a decoder region to prevent a short circuit of the storage node contact.

최근, 반도체소자가 고집적화 됨에 따라 소자의 크기가 점점 작아지고 있다. 이에 따라 일부 소자에서는 미스얼라인(misalign) 방지를 위해 스토리지노드콘택(Storage Node Contact)을 라인타입(line type)의 마스크막 패턴을 이용하여 형성하고자 하는 연구가 집중되고 있다. In recent years, as semiconductor devices have been highly integrated, the size of devices has become smaller. Accordingly, in order to prevent misalignment, some devices are trying to form storage node contacts using a line type mask layer pattern.

도 1 및 도 2는 종래기술에 따른 반도체소자의 스토리지노드콘택 형성 방법을 설명하기 위해 나타내보인 단면도이다.1 and 2 are cross-sectional views illustrating a method of forming a storage node contact of a semiconductor device according to the related art.

먼저 도 1을 참조하면, 셀(Cell) 영역(A) 및 주변회로영역(peripheral)영역(B)으로 구분된 반도체 기판(100) 위에 제1 절연막(110) 및 제2 절연막(120)을 순차 형성한 다음에 제2 절연막(120) 위에 비트라인스택(130)을 형성한다. 비트라인스택(130)은, 셀 영역(A) 에서는 상대적으로 좁은 제1 폭(C)을 갖고, 주변회로영역(B)에서는 상대적으로 넓은 제2 폭(D)을 갖는다. 또한, 비트라인스택(130)은, 텅스텐막(132) 및 하드마스크질화막(135)이 순차 적층되어 이루어진다.First, referring to FIG. 1, a first insulating layer 110 and a second insulating layer 120 are sequentially formed on a semiconductor substrate 100 divided into a cell region A and a peripheral circuit region B. After forming, the bit line stack 130 is formed on the second insulating layer 120. The bit line stack 130 has a relatively narrow first width C in the cell region A and a relatively wide second width D in the peripheral circuit region B. FIG. The bit line stack 130 is formed by sequentially stacking a tungsten film 132 and a hard mask nitride film 135.

다음에 비트라인스택(130) 측벽에 버퍼산화막(137)을 형성한다. 다음에 비트라인스택(130)이 매립되도록 제2 절연막(120) 위에 제3 절연막(140)을 형성한다. 도면에서 나타내지는 않았지만 제1 절연막(110) 내에는 게이트(미도시)가 형성되어 있으며, 게이트와 게이트 사이에는 랜딩플러그콘택(미도시)이 형성되어 있다. 랜딩플러그콘택은, 후속 공정에 의해 형성되는 스토리지노드콘택(미도시)을 반도체 기판(100) 내부에 형성된 소스/드레인 불순물 영역과 전기적으로 연결한다. Next, a buffer oxide film 137 is formed on the sidewalls of the bit line stack 130. Next, a third insulating layer 140 is formed on the second insulating layer 120 to fill the bit line stack 130. Although not shown, a gate (not shown) is formed in the first insulating layer 110, and a landing plug contact (not shown) is formed between the gate and the gate. The landing plug contact electrically connects a storage node contact (not shown) formed by a subsequent process to a source / drain impurity region formed in the semiconductor substrate 100.

다음에 도 2를 참조하면, 셀 영역(A)의 제 3절연막(140) 위에 스토리지노드콘택홀 형성용 마스크막(미도시)을 형성한 다음에 제2 절연막(120) 및 제3 절연막 (140)을 순차 식각하여 제1 절연막(110) 내에 형성된 랜딩플러그콘택(미도시) 상부 표면을 노출시키는 스토리지노드콘택홀(145)을 형성한다. 스토리지노드콘택홀 형성용 마스크는 라인타입으로 형성한다. 이때 라인타입의 스토리지노드콘택홀 형성용 마스크막과 비트라인스택이 상호교차하면서 배치되므로 비트라인스택의 일부는 라인타입의 스토리지노드콘택홀 형성용 마스크막에 의해 가려지고, 일부는 외부로 노출된다. 이에 따라 스토리지노드콘택홀을 형성하기 위한 식각공정에서 스토리지노드콘택홀 형성용 마스크막에 의해 노출된 비트라인스택의 하드마스크막이 소정두께로 제거되어 마스크막에 의해 가려진 비트라인스택과 단차를 갖게 된다.Next, referring to FIG. 2, a mask layer (not shown) for forming a storage node contact hole is formed on the third insulating layer 140 in the cell region A, and then the second insulating layer 120 and the third insulating layer 140 are formed. ) Is sequentially etched to form the storage node contact hole 145 exposing the top surface of the landing plug contact (not shown) formed in the first insulating layer 110. The storage node contact hole forming mask is formed in a line type. At this time, since the line type storage node contact hole forming mask film and the bit line stack are disposed to cross each other, a part of the bit line stack is covered by the line type storage node contact hole forming mask film, and a part thereof is exposed to the outside. . As a result, in the etching process for forming the storage node contact hole, the hard mask layer of the bit line stack exposed by the storage node contact hole forming mask layer is removed to a predetermined thickness to have a step with the bit line stack covered by the mask layer. .

다음에 스토리지노드콘택홀(145)이 매립되도록 노출된 랜딩플러그콘택 위에 스토리지노드콘택용 도전막(미도시)을 형성하고, 비트라인스택, 즉 낮은 단차를 갖는 비트라인스택의 상부표면이 노출되도록 스토리지노드콘택용 도전막을 평탄화 하여 상호분리된 스토리지노드콘택(150)을 형성한다.Next, a conductive film for a storage node contact (not shown) is formed on the landing plug contact exposed so that the storage node contact hole 145 is buried, and the upper surface of the bit line stack, that is, the bit line stack having a low step, is exposed. The conductive film for the storage node contact is planarized to form storage node contacts 150 separated from each other.

그런데 이와 같이 종래기술에 따른 반도체소자의 스토리지노드콘택(150)을 형성하는 과정에서, 도 2에서 'A'로 나타낸 바와 같이 주변회로영역(B), 특히 디코더영역과 인접한 셀 영역(A)에 형성된 스토리지노드콘택용 도전막이 모두 아이솔레이션(isolation)되지 못한다는 문제가 있다. 이는 셀 영역(A)에 비해 디코더 영역에 비트라인콘택(130)이 소하게 형성되어, 디코더 영역(B)의 비트라인콘택(130)이 셀 영역(A)의 비트라인콘택(130) 보다 상대적으로 넓은 제2 폭(D)을 갖기 때문이다. As described above, in the process of forming the storage node contact 150 of the semiconductor device according to the related art, as shown by 'A' in FIG. 2, the peripheral circuit region B, particularly the cell region A adjacent to the decoder region, is shown. There is a problem that all of the formed conductive nodes for storage node contacts are not isolated. This is because the bit line contact 130 is slightly formed in the decoder region as compared to the cell region A, so that the bit line contact 130 of the decoder region B is relatively smaller than the bit line contact 130 of the cell region A. This is because it has a wide second width D.

구체적으로, 셀 영역(A) 및 디코더영역의 제1 폭(C) 및 제2 폭(D)을 갖는 비 트라인콘택(130) 상부가 노출되도록 스토리지노드콘택용 도전막을 평탄화 하게 되면, 넓은 제2 폭(D)을 갖는 비트라인스택(130) 때문에 디코더 영역이 느린속도로 연마가 된다. 따라서 디코더영역(B)과 인접한 셀 영역(A)의 비트라인콘택(130) 위에 형성된 스토리지노드콘택용 도전막은 연마가 잘 이루어지지 않는다. 이와 같이 스토리지노드콘택용 도전막이 모두 연마되지 못하고 제1 폭(C)을 갖는 비트라인콘택(130) 위에 잔류하게 되면 후속에 형성되는 스토리지노드콘택의 분리가 이루어지지 않으며 이는 소자의 오동작을 유발한다는 문제가 있다.Specifically, when the conductive film for the storage node contact is planarized so that the upper portion of the non-line contact 130 having the first width C and the second width D of the cell region A and the decoder region is exposed, Because of the bit line stack 130 having two widths D, the decoder region is polished at a slow speed. Therefore, the conductive layer for the storage node contact formed on the bit line contact 130 of the cell region A adjacent to the decoder region B is not easily polished. As such, when all of the conductive film for the storage node contact is not polished and remains on the bit line contact 130 having the first width C, the subsequent storage node contact is not separated, which causes malfunction of the device. there is a problem.

한편, 이와 같이 디코더 영역과 인접한 곳에서 비트라인스택(130) 위에 잔류된 스토리지노드콘택용 도전막을 제거하여 상호 분리시키기 위한 연마공정을 계속 수행하게 되면, 셀 영역(A) 에서는 과도평탄화가 이루어져 하드마스크질화막(135)의 두께가 지나치게 감소하며, 이는 후속의 자기정렬콘택(SAC;Self Align Contact) 형성공정에서 공정상의 문제를 유발시킨다.On the other hand, if the polishing process for removing the conductive node for the storage node contact remaining on the bit line stack 130 and separating them from each other in the vicinity of the decoder region as described above is performed continuously, excessive flattening occurs in the cell region A. The thickness of the mask nitride film 135 is excessively reduced, which causes a process problem in a subsequent self alignment contact (SAC) forming process.

상기한 문제를 해결하기 위하여 본 발명이 이루고자 하는 기술적 과제는, 셀 영역과 디코더영역의 연마속도를 조절하여 스토리지노드콘택이 단락하는 현상을 방지하기 위한 반도체소자의 스토리지노드콘택 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for manufacturing a storage node contact of a semiconductor device for controlling a polishing rate of a cell region and a decoder region to prevent a short circuit of the storage node contact. .

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 비트라인콘택 형성 방법은, 제1 영역 및 제2 영역을 갖는 반도체 기판 위에 제1 절연막 및 제2 절연막을 순차 형성하는 단계; 상기 제2 절연막 위에 비트라인스택 형성물 질을 순차 형성하는 단계; 상기 제2 영역의 비트라인스택 형성물질 위에 이온주입공정을 수행하여 비트라인스택 상부표면의 기계적 강도를 낮추는 단계; 상기 이온주입 공정이 수행된 비트라인스택 형성물질을 식각하여 상기 제1 영역에 상대적으로 좁은 제1 폭 및 상기 제2 영역에 상대적으로 넓은 제2 폭을 갖는 제1 및 제2 비트라인스택을 각각 형성하는 단계; 상기 제1 및 제2 비트라인스택이 매립되도록 제2 절연막 위에 제3 절연막을 형성하는 단계; 제3 절연막 및 제2 절연막을 순차 식각하여 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀 내에 스토리지노드콘택용 도전막을 형성하는 단계; 및 상기 스토리지노드콘택용 도전막을 평탄화 하여 상호 분리된 스토리지노드콘택을 형성하는 단계를 포함한다.In order to achieve the above technical problem, a method of forming a bit line contact of a semiconductor device according to the present invention comprises the steps of sequentially forming a first insulating film and a second insulating film on a semiconductor substrate having a first region and a second region; Sequentially forming a bit line stack forming material on the second insulating film; Performing an ion implantation process on the bit line stack forming material of the second region to lower the mechanical strength of the upper surface of the bit line stack; By etching the bit line forming material subjected to the ion implantation process, the first and second bit line stacks having a first width relatively narrow to the first region and a second width relatively wide to the second region are respectively formed. Forming; Forming a third insulating film on the second insulating film to fill the first and second bit line stacks; Sequentially etching the third insulating film and the second insulating film to form a storage node contact hole; Forming a conductive film for a storage node contact in the storage node contact hole; And planarizing the conductive film for the storage node contact to form a storage node contact separated from each other.

상기 스토리지노드콘택홀 내에 스토리지노드콘택용 도전막을 형성하는 단계 이후에, 스토리지노드콘택용 도전막을 에치백하여 상기 제3 절연막의 상부를 노출시키는 단계를 더 포함할 수 있다.After forming the conductive layer for the storage node contact in the storage node contact hole, the method may further include etching back the conductive layer for the storage node contact to expose the upper portion of the third insulating layer.

상기 평탄화는, 화학적기계적연마방법을 사용할 수 있다.For the planarization, a chemical mechanical polishing method can be used.

상기 비트라인스택은, 텅스텐막 및 하드마스크질화막을 순차 적층하여 형성할 수 있다.The bit line stack may be formed by sequentially stacking a tungsten film and a hard mask nitride film.

상기 스토리지노드콘택용 도전막은, 폴리실리콘막을 사용하여 형성할 수 있다.The storage node contact conductive film may be formed using a polysilicon film.

상기 이온주입공정은, 보론 이온을 사용하여 수행할 수 있다.The ion implantation process may be performed using boron ions.

이하 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한 다. 도면에서 여러층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 부호를 붙였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

먼저 도 3을 참조하면, 셀 영역(Cell)(A) 및 주변회로영역(Peripheral)(B)로 구분된 반도체 기판(300) 위에 제1 절연막(310) 및 제2 절연막(320)을 순차 형성한 다음에 제2 절연막(320) 위에 비트라인스택 형성물질(345)을 순차 형성한다. 다음에 셀 영역(A)의 비트라인스택 형성물질(345) 위에 주변회로 영역 개방마스크(350)를 형성하고, 이를 이온주입 마스크로 하여 개방된 주변회로 영역(B)에 이온주입공정을 수행한다. 이온주입공정은, 보론(born)이온을 사용하여 수행한다. 이때 이온주입공정의 공정조건을 적절하게 조절하여 도면에서 'A'로 표시한 바와 같이 보론 이온이 하드마스크막(341)의 표면에만 주입되도록 한다. 비트라인스택 형성물질은, 텅스텐막(330) 및 하드마스크 질화막(340)이 순차 적층되어 이루어진다. First, referring to FIG. 3, a first insulating layer 310 and a second insulating layer 320 are sequentially formed on a semiconductor substrate 300 divided into a cell region (C) A and a peripheral circuit region (B). Next, the bit line forming material 345 is sequentially formed on the second insulating layer 320. Next, a peripheral circuit region opening mask 350 is formed on the bit line stack forming material 345 of the cell region A, and an ion implantation process is performed on the open peripheral circuit region B using the ion implantation mask as the ion implantation mask. . The ion implantation process is performed using boron ions. At this time, the process conditions of the ion implantation process are appropriately adjusted so that boron ions are implanted only on the surface of the hard mask film 341 as indicated by 'A' in the figure. The bit line stack forming material is formed by sequentially stacking a tungsten film 330 and a hard mask nitride film 340.

도면에서 나타내지는 않았지만, 디램(DRAM; Dynamic Random Access Memory) 메모리 소자의 경우, 반도체 기판(300) 내부에는 소스(source)/드레인(drain) 불순물 영역(미도시)이 형성되어 있으며, 제1 절연막(310) 내에는 게이트(미도시)가 형성되어 있다. 또한, 게이트와 게이트 사이에는 랜딩플러그(미도시)가 형성되어있다. 랜딩플러그는 후속공정에 의해 형성되는 스토리지노드콘택(미도시)과 연결되어 반도체 기판(300) 내부에 형성된 소스/드레인 영역과 스토리지노드콘택을 전기적으로 연결한다.Although not illustrated in the drawings, in the case of a DRAM (DRAM) memory device, a source / drain impurity region (not shown) is formed in the semiconductor substrate 300, and the first insulating layer may be formed. A gate (not shown) is formed in 310. In addition, a landing plug (not shown) is formed between the gate and the gate. The landing plug is connected to a storage node contact (not shown) formed by a subsequent process to electrically connect the storage node contact and the source / drain region formed in the semiconductor substrate 300.

다음에 도 4를 참조하면, 주변회로 영역 개방마스크(350)를 제거한 다음에 셀 영역(A) 및 주변회로 영역(B)의 비트라인스택 형성물질(345)을 순차 식각하여 제2 절연막(320)의 상부 표면을 노출시키는 비트라인스택(345a)을 형성한다. 비트라인스택(345a)은, 셀 영역(A)에서는 상대적으로 좁은 제1 폭(E)을 갖고, 주변회로 영역(B), 특히 디코더 영역 에서는 상대적으로 넓은 제 2폭(F)을 갖는다. 도면에서 미 설명한 도면부호(346)은, 비트라인스페이서(346)이다. 비트라인스페이서(346)는, 비트라인스택(345a)의 측벽에 형성되어 후속공정으로부터 비트라인스택(345a)을 보호한다.Referring to FIG. 4, after removing the peripheral circuit region opening mask 350, the bit line stack forming material 345 of the cell region A and the peripheral circuit region B is sequentially etched to form the second insulating layer 320. A bit line stack 345a exposing the upper surface of The bit line stack 345a has a relatively narrow first width E in the cell region A, and has a relatively wide second width F in the peripheral circuit region B, particularly the decoder region. Reference numeral 346 not described in the drawings is a bit liner 346. The bit liner 346 is formed on the sidewall of the bit line stack 345a to protect the bit line stack 345a from subsequent processes.

다음에 도 5를 참조하면, 비트라인스택(345a)에 의해 노출된 제2 절연막(320)의 상부 표면이 덮히도록 비트라인스택(345a) 위에 제3 절연막(350)을 형성한다. 다음에 셀 영역(A)의 제3 절연막(350) 위에 스토리지노드콘택홀 형성용 마스크막(미도시)을 형성한 다음에 이를 식각마스크로 제3 절연막(350) 및 제2 절연막(320)을 순차 식각하여 제1 절연막(310) 내에 형성된 랜딩플러그콘택(미도시)의 상부표면 일부를 노출시키는 스토리지노드콘택홀(360)을 형성한다. 이때 스토리지노드콘택홀 형성용 마스크막과 비트라인스택이 상호 교차하면서 배치되므로 비트라인스택의 일부는 라인타입의 스토리지노드콘택홀 형성용 마스크막에 의해 가려지고, 일부는 외부로 노출된다. 이에 따라 제1 폭을 갖는 비트라인스택에 단차가 형성된다.Next, referring to FIG. 5, a third insulating film 350 is formed on the bit line stack 345a so that the upper surface of the second insulating film 320 exposed by the bit line stack 345a is covered. Next, a mask layer (not shown) for forming a storage node contact hole is formed on the third insulating layer 350 of the cell region A. Then, the third insulating layer 350 and the second insulating layer 320 are formed using an etching mask. By sequentially etching, a storage node contact hole 360 exposing a portion of the upper surface of the landing plug contact (not shown) formed in the first insulating layer 310 is formed. At this time, since the storage node contact hole forming mask film and the bit line stack are disposed to cross each other, a part of the bit line stack is covered by the line type storage node contact hole forming mask film, and a part thereof is exposed to the outside. As a result, a step is formed in the bit line stack having the first width.

다음에 도 6을 참조하면, 스토리지노드콘택홀(360)에 의해 노출된 랜딩플러그콘택 및 제3 절연막(350) 위에 스토리지노드콘택용 도전막(미도시)을 형성한다. 다음에 이를 오버(over) 에치백(etch back)하여 스토리지노드콘택홀(360)을 분리하고 있는 제3 절연막(350)의 상부를 노출시킨다. 다음에 셀 영역(A)의 제1 폭(E)을 갖는 비트라인콘택(345a)의 상부가 노출되도록 스토리지노드콘택용 도전막에 대한 평탄화공정, 예컨대 화학적기계적연마공정(CMP; Chemical Mechanical Polishing)을 수행하여 상호 분리된 스토리지노드콘택(370)을 형성한다. 평탄화 공정은, 상대적으로 낮은 단차를 갖는 제1 폭(C)을 갖는 비트라인스택(345a)의 상부표면이 노출되도록 수행한다. Next, referring to FIG. 6, a conductive film for a storage node contact (not shown) is formed on the landing plug contact exposed by the storage node contact hole 360 and the third insulating layer 350. Next, the upper portion of the third insulating layer 350 separating the storage node contact hole 360 is exposed by over-etching it back. Next, a planarization process such as a chemical mechanical polishing process (CMP) for the conductive layer for the storage node contact so that the upper portion of the bit line contact 345a having the first width E of the cell region A is exposed. Next, the storage node contacts 370 are separated from each other. The planarization process is performed such that the upper surface of the bit line stack 345a having the first width C having a relatively low step is exposed.

이때 디코더 영역의 상부 표면에 주입되어 있는 보론 이온(A)이 하드마스크 질화막의 기계적인 강도를 낮추어 주는 역할을 한다. 이에 따라 스토리지노드콘택용 도전막을 평탄화 하는 동안에 디코더 영역(B)의 하드마스크 질화막(340a)이 셀 영역(A)의 하드마스크 질화막(340a) 보다 빨리 연마되어 디코더 영역(B)과 인접한 부분에 형성된 제1 폭(E)을 갖는 비트라인스택(345a) 위에 형성된 스토리지노드용 도전막을 모두제거 할 수 있다. 이로써 상호 분리된 스토리지노드콘택(370)을 형성할 수 있다.In this case, the boron ions A implanted on the upper surface of the decoder region lower the mechanical strength of the hard mask nitride layer. Accordingly, while the conductive film for the storage node contact is planarized, the hard mask nitride film 340a of the decoder region B is polished faster than the hard mask nitride film 340a of the cell region A, and is formed in a portion adjacent to the decoder region B. The conductive layer for the storage node formed on the bit line stack 345a having the first width E may be removed. As a result, the storage node contacts 370 may be separated from each other.

상기한 바와 같이 본 발명에 따른 반도체소자의 스토리지노드콘택 제조방법을 적용하게 되면 디코더 영역의 제2 폭을 갖는 비트라인스택인 하드마스크 질화막 의 표면에 이온주입 공정을 수행하여 보론 이온을 형성하였다. 이에 따라 보론 이온으로 인해 하드마스크 질화막의 기계적인 강도가 낮아져서 셀 영역과 디코더 영역의 연마속도를 조절할 수 있다. 이로써 제1 폭을 갖는 비트라인콘택 위에 형성된 스토리지노드콘택용 도전막을 모두 제거할 수 있어서 상호 분리된 스토리지노드콘택을 형성할 수 있다.As described above, when the method for manufacturing a storage node contact of a semiconductor device according to the present invention is applied, boron ions are formed by performing an ion implantation process on a surface of a hard mask nitride layer, which is a bit line stack having a second width of a decoder region. Accordingly, the mechanical strength of the hard mask nitride film is lowered due to the boron ions, thereby controlling the polishing rate of the cell region and the decoder region. As a result, all of the conductive film for the storage node contacts formed on the bit line contacts having the first width can be removed, thereby forming storage node contacts separated from each other.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리보호범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량형태 또한 본 발명의 권리보호 범위에 속하는 것이다.Although the preferred embodiment of the present invention has been described in detail above, the scope of protection of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention defined in the following claims are also provided. It belongs to the scope of protection of the invention.

Claims (6)

제1 영역 및 제2 영역을 갖는 반도체 기판 위에 제1 절연막 및 제2 절연막을 순차 형성하는 단계;Sequentially forming a first insulating film and a second insulating film on a semiconductor substrate having a first region and a second region; 상기 제2 절연막 위에 비트라인스택 형성물질을 순차 형성하는 단계;Sequentially forming a bit line stack forming material on the second insulating film; 상기 제2 영역의 비트라인스택 형성물질 위에 이온주입공정을 수행하여 비트라인스택 상부표면의 기계적 강도를 낮추는 단계;Performing an ion implantation process on the bit line stack forming material of the second region to lower the mechanical strength of the upper surface of the bit line stack; 상기 이온주입 공정이 수행된 비트라인스택 형성물질을 식각하여 상기 제1 영역에 상대적으로 좁은 제1 폭 및 상기 제2 영역에 상대적으로 넓은 제2 폭을 갖는 제1 및 제2 비트라인스택을 각각 형성하는 단계;By etching the bit line forming material subjected to the ion implantation process, the first and second bit line stacks having a first width relatively narrow to the first region and a second width relatively wide to the second region are respectively formed. Forming; 상기 제1 및 제2 비트라인스택이 매립되도록 제2 절연막 위에 제3 절연막을 형성하는 단계;Forming a third insulating film on the second insulating film to fill the first and second bit line stacks; 제3 절연막 및 제2 절연막을 순차 식각하여 스토리지노드콘택홀을 형성하는 단계;Sequentially etching the third insulating film and the second insulating film to form a storage node contact hole; 상기 스토리지노드콘택홀 내에 스토리지노드콘택용 도전막을 형성하는 단계; 및 Forming a conductive film for a storage node contact in the storage node contact hole; And 상기 스토리지노드콘택용 도전막을 평탄화 하여 상호 분리된 스토리지노드콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법. And planarizing the conductive film for the storage node contact to form storage node contacts separated from each other. 제1항에 있어서,The method of claim 1, 상기 스토리지노드콘택홀 내에 스토리지노드콘택용 도전막을 형성하는 단계 이후에, 스토리지노드콘택용 도전막을 에치백하여 상기 제3 절연막의 상부를 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.After forming the conductive film for the storage node contact in the storage node contact hole, etching back the conductive film for the storage node contact to expose the upper portion of the third insulating layer. Contact formation method. 제1항에 있어서,The method of claim 1, 상기 평탄화는, 화학적기계적연마방법을 사용하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.The planarization is a storage node contact forming method of a semiconductor device, characterized in that using a chemical mechanical polishing method. 제1항에 있어서,The method of claim 1, 상기 비트라인스택은, 텅스텐막 및 하드마스크질화막이 순차 적층되어 이루어지는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.The bit line stack is formed by sequentially stacking a tungsten film and a hard mask nitride film. 제1항에 있어서,The method of claim 1, 상기 스토리지노드콘택용 도전막은, 폴리실리콘막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.The storage node contact conductive film is formed using a polysilicon film, the storage node contact forming method of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 이온주입공정은, 보론 이온을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.The ion implantation process is a storage node contact forming method of a semiconductor device, characterized in that performed using boron ions.
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