KR20060128882A - 주파수 오프셋 에러 결정 장치 및 이를 포함하는 수신기 - Google Patents

주파수 오프셋 에러 결정 장치 및 이를 포함하는 수신기 Download PDF

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Abstract

주파수 오프셋 에러를 결정하는 장치(20)는 디지털 코딩된 주파수 복조 신호(demod_lp2)를 수신하는 입력단(24.1)을 포함한다. 주파수 복조 신호(demod_lp2)는 코릴레이션을 실행하는 디지털 수단(35) 및 최소-최대 평가를 실행하는 디지털 수단(36)에 의해 처리된다. 코릴레이션 기준 및 최소-최대 기준이 만족되는지를 판단하기 위해, 장치(20)는 디지털 프로세싱 수단(38)을 포함한다. 주파수 복조 신호(demod_lp2)의 현재 오프셋을 계산하고, 두 기준 모두를 만족시키면 현재 오프셋을 삭제하는 디지털 프로세싱 수단(38)을 포함한다.

Description

주파수 오프셋 에러 결정 장치 및 이를 포함하는 수신기{APPARATUS FOR DETERMINING A FREQUENCY OFFSET ERROR AND RECEIVER BASED THEREON}
본 발명은 주파수 변조 방식(예컨대, 가우시안 주파수 편이 변조(GFSK:Gaussian Frequency Shift Keying)을 사용하는 통신 시스템에서 변조된 수신 신호의 주파수 오프셋 에러를 결정하는 장치 및 그 위에 기반을 두는 수신기에 관한 것이다. 특히, 본 발명은 블루투스 수신기에 적용된다.
다수의 수신기는 수신기로 하여금 프리앰블 또는 특정 구분 문자를 검출할 수 있게 하는 검출 수단을 필요로 한다. 이것은 송신기 및 수신기가 비동기 방식으로 동작하는 통신 시스템에서 특히 중요하다. 수신기는 신호가 페이로드(payload)(본 명세서에서 신호 버스트로도 지칭됨)를 갖는 예상 시간을 알지 못하므로, 페이로드는 전형적으로 수신기에 의해 검출가능한 프리앰블 또는 개시 구분 문자보다 앞서게 된다.
특히 프리앰블 위상이 상당히 짧은(4비트) 블루투스 통신 시스템은 신호 버스트 시작시에 수신기에 대해 상당히 빠른 고정 절차를 필요로 한다. 블루투스 애 플리케이션에서, 정보는 패킷 형태로 전송된다. 블루투스 패킷은 4비트 프리앰블, 64비트 "싱크 워드(sync word)", 4비트 트레일러(trailer)가 있는 액세스 코드를 갖는다. 이 액세스 코드는 랜덤 페이로드 데이터(헤더 첨가)를 앞선다. "싱크 워드"는 수신 장치를 포함하는 무선 접속부에 대하여 고유하다. 즉, 수신 장치는 접속부의 고유한 워드에 대하여 싱크 워드를 (수신기의 다운스트림 프로세싱 회로 소자 내의 코릴레이션 회로를 통해) 코릴레이팅함으로써 자신의 안테나에 수신된 패킷이 수신 장치(또는 다른 수신 장치)로 전달되는지의 여부를 안다.
수신된 신호는 일반적으로 수신기가 싱크 워드를 포함하는 패키지를 확실하게 복조하는 것을 어렵게 하는 몇몇 주파수 오프셋을 나타낸다. 이것은 소정의 마이크로초 단위에서 주파수 오프셋이 싱크 워드에 앞서 적어도 대략적으로 제거되어야하며, 동시에 심볼 클록 신호의 에지가 수신된 심볼의 중간에 가깝게 대략적으로 배치되어야함을 의미한다.
GFSK로 변조된 블루투스 안테나 신호에서 주파수 오프셋을 신속하게 제거하기 위해, 일반적으로 최대최소(MaxMin) DC 추출 회로가 구현된다. 이 최대최소 검출 이외에, 잡음의 영향을 감소시키기 위해 전형적으로 누설 메커니즘이 사용된다.
종래의 아날로그 블루투스 복조기에 사용된 최대최소 검출 방식과 같이 알려진 프리앰블 검출 방식은 디지털 구현예에 상당히 적합하지 않다. 몇몇 종류의 프리앰블 검출 방식은 수신기가 신호 버스트를 나타내는 특정 트리거 신호를 가질 것을 요구한다. 각 수신기 아키텍처는 복잡해진다.
상술한 잡음이, 필요한 프리앰블 고정 프로세스를 저하하지 않는다는 것이 중요하다. 블루투스 수신기의 종래 기술에 사용된 최대최소 알고리즘은 일반적으로 상술한 잡음 때문에 제대로 동작하지 않는다. 여기서 제대로 동작하지 않는다는 것은 패키지 에러율(PER:package error rate)이 너무 높다는 것을 의미한다. 만일 액세스 코드에 너무 많은 비트 에러가 존재하면, 수신된 패키지는 거절되어 패키지 에러가 되는 것으로 간주한다.
만일 낮은 안테나 입력 신호가 수신되는 것으로 가정하면, 검색된 프리앰블 시퀀스(예컨대, "1010")의 위치는 특히 낮은 S/N 비율에 의해 악화된다. 이 경우에, 수신기 프런트엔드의 잡음은 원하는 신호를 저하한다.
최대최소 알고리즘에 기반을 두는 알려진 블루투스 방안의 다른 단점은 보상이 잘못되었을 가능성이 있는 과거의 값에 의존할 수 있다는 것이다. 이 때문에, 주파수 복조 신호는 종래의 블루투스 수신기를 활성화한 후이지만 신호 버스트보다 먼저 최대최소 알고리즘으로 잘못된 초기값을 생성할 것이며, 알려진 누설 이론의 사용으로 오프셋 계산이 느려지거나 정확도가 급속하게 떨어지기도 한다.
본 발명의 목적은 예컨대, FSK 또는 DFSK 통신에 사용된 프리앰블을 신속 및 확실하게 검출하고 평가하며/평가하거나 오프셋을 제거하는 것을 가능하게 하는 개선된 장치를 제공하는 것이다.
본 발명의 다른 목적은 이러한 개선된 장치를 포함하는 개선된 수신기를 제공하는 것이다.
이들 및 다른 목적은 청구항 제 1 항에 따른 장치와 청구항 제 14 항에 따른 수신기에 의해 달성된다. 장치에 대한 다른 이로운 구현예는 청구항 제 2 항 내지 제 13 항에 기재된다. 수신기에 대한 다른 이로운 구현예는 청구항 제 15 항 및 제 16 항에 기재된다.
본 명세서에 제안된 발명은 상당히 짧은 주기 동안 대략적인 오프셋 결정을 가능하게 한다. 본 발명에 따라서, 이것은 신호 버스트의 개시에 대한 정확한 이해 없이 주파수 복조 신호를 사용하여 달성된다. 예로서, 주파수 복조 신호는 통신 채널을 통해 수신된 FSK 또는 GFSK 변조 신호(본 명세서에서 안테나 신호로 지칭됨)로부터 발생한다. 다른 주파수 변조 방식도 사용될 수 있다.
본 발명에 따라서, 간략해진 수신기 아키텍처는 이른바 아날로그 I 및 Q 신호를 디지털 신호로 변환하기 위해 아날로그-투-디지털 변환기(ADC) 대신에 비교기를 사용하여 이용될 수 있다. 간략해진 수신기 아키텍처는 I 및 Q 신호로부터 주파수 정보(w0(t))만을 추출한다. 주파수 정보를 나타내고 전달하는 신호는 본 명세서에서 주파수 복조 신호로서 지칭된다.
간략해진 수신기가 주파수 정보만을 추출하므로, 신호 버스트의 개시를 나타내는 트리거 신호는 이용가능하지 않다. 신호 버스트가 개시되는 정확한 시간이 알려져 있지 않기 때문에, 수신기는 신호 버스트에 앞서 특정 시간(수 마이크로초)을 활성화해야 하고, 수신기 백엔드 부품은 짧은 프리앰블 위상에서 주파수 오프셋 에러를 결정하는 특정 방안을 필요로 한다.
빠른 오프셋 보상을 위해 제안된 디지털 장치는 코릴레이터에 기반을 두고 있다. 만일 안테나 신호에서 프리앰블 위상에 대응하여 "1010"의 시퀀스가 발생하면, 디지털 주파수 오프셋 값은 즉시 계산되어 디지털 주파수 복조 신호로부터 감산된다. 상술한 것처럼, 검색된 프리앰블 시퀀스의 위치는 특히 낮은 S/N 비율에 의해 악화된다. 본 발명에 따른 디지털 장치는 이러한 반대 조건 하에서도 동작할 수 있다.
본 발명에 따르면, 2개의 기준이 만족되어야한다. 첫째로, 500kHz의 시제한적인 사인파 신호와의 코릴레이션은 특정 한계를 초과해야 하며, 둘째로, 양성 및 음성 반파장의 예상 피크는 일정한 간격을 가져야 한다. 언제나, 제안된 디지털 장치는 대응하는 프리앰블 시퀀스를 검출하고, 오프셋 에러는 다시 계산되어 감산된다. 알려진 최대최소 알고리즘(MaxMin algorithm)과는 달리, 보상은 잘못되었을 가능성이 있는 과거의 값에 더 이상 의존하지 않는다. 그러므로 종래의 블루투스 수신기는 최대최소 알고리즘으로 잘못된 초기값을 생성했을 것이다.
이제 첨부하는 도면을 예시로서만 참조하여 본 발명을 보다 상세하게 설명할 것이다.
도 1은 GFSK 수신기 프런트엔드 및 백엔드에 대한 개략적인 표현이다.
도 2는 본 발명에 따른 GFSK 수신기 백엔드에 대한 개략적인 표현이다.
도 3a는 본 발명에 따른 제 1 패스트 오프셋 보상 유닛에 대한 개략적인 표현이다.
도 3b는 본 발명에 따른 제 2 패스트 오프셋 보상 유닛에 대한 개략적인 표현이다.
도 4는 본 발명에 따른 제 3 패스트 오프셋 보상 유닛에 대한 개략적인 표현이다.
도 5는 본 발명에 따른 도 4의 감산기(A,B)에 대해 가능한 하나의 구현예에 대한 개략적인 표현이다.
도 6은 블루투스 프리앰블을 갖는 FSK 및 GFSK 신호를 도시하는 개략적인 그래프이다.
도 7은 도 6의 GFSK 안테나 신호의 이상적인 I 및 Q 신호를 도시하는 개략적인 그래프이다.
도 8은 수신기의 다상 필터(polyphase filter)에 기인하는 왜곡된 I 및 Q 신호를 도시하는 개략적인 그래프이다.
도 9는 150kHz의 주파수 오프셋과 대역 제한 잡음을 갖는 왜곡된 I 및 Q 신호를 도시하는 개략적인 그래프이다.
도 10은 대역 제한 잡음을 갖는 LIF GFSK 신호를 도시하는 개략적인 그래프이다.
도 11은 본 발명에 따른 패스트 오프셋 보상 유닛의 입력 신호를 도시하는 개략적인 그래프이되, 이 신호는 디지털 코딩된 주파수 복조 신호(demod_lp2)로서 하기에 지칭된다.
도 12는 제 1 기준을 만족시키는 시점 및 검출된 피크와의 코릴레이션을 도시하는 개략적인 그래프이다.
도 13은 제 1 및 제 2 기준을 만족시키는 주기 및 디지털 코딩된 주파수 복조 신호(demod_lp2)를 도시하는 개략적인 그래프이다.
도 14는 디지털 코딩된 주파수 복조 신호(demod_lp2) 및 슬라이서(slicer) 임계 신호를 도시하는 개략적인 그래프이다.
본 발명에 따라 GFSK 복조용으로 설계된 블루투스 무선 수신기(10)는 도 1 및 도 2와 관련하여 설명된다. 도 1에 도시된 각 블루투스 수신기(10)는 전형적으로 안테나 필터(12)와 저잡음 증폭기(LNA)(13)를 갖는 아날로그 프런트엔드 부품을 포함한다. RF에서 LIF(낮은 중간 주파수, IF는 1MHz)로의 다이렉트 컨버젼을 위한 직교 혼합기(14)는 저잡음 증폭기(13)의 바로 뒤에 온다. 직교 혼합기(14)의 출력단에서 기저대역 I 및 Q 신호(IMIX ,OUT 및 QMIX ,OUT)는 다상 필터(15)에 공급되고, 다상 필터(15)의 출력(I_NZIF, Q_NZIF)은 수신기 백엔드 블록(16)과 접속한다. 수신기(10)는 프론트엔드 부품(11)에서 비교기(17)까지는 아날로그이다. 비교기(17)부터 백엔드 블록(16)까지는 디지털이다. 예컨대, 안테나 필터(12)의 입력단(12.1)에서 안테나 신호(VAntenna)는 2.5GHz가 될 수 있다. 직교 혼합기(14)의 출력단에서 기저대역 I 및 Q 신호(IMIX ,OUT 및 QMIX ,OUT)의 평균 주파수는 약 1MHz이다.
수신기(10)의 백엔드 블록(16)(복조기로도 지칭됨)은 도 2에 도시된다. 이것은 리미터(limiter)로서 제공하는 2개의 비교기(17)를 포함한다. 각 비교기(17)는 상이한 입력을 갖는다. 이들 2개의 비교기(17)는 실제 신호(I_NZIF, Q_NZIF)(x(t) = I_NZIF(t) + j Q_NZIF(t))가 복소수 평면의 4분면에 존재하는 지를 판단한다. 이것은 0인 각각의 신호(I_NZIF, Q_NZIF)를 비교함으로써 수행된다. 하나의 사분면에서 다음 사분면으로의 각 변환은 X-OR 게이트(18)의 입력단에서 출력 신호(제한된 신호(I_NZIF, Q_NZIF)로 지칭됨)의 에지를 생성한다. X-OR 게이트(18)는 제한된 I_NZIF, Q_NZIF 신호를 재조합시킨다. 게이트의 출력단(18)에서 조합된 신호는 플립-플롭(19)에 의해 클록 신호(clk26)와 동기화된다. 이 예에서, 26MHz 신호(clk26)는 26MHZ로 조합된 신호를 동기화하는 클록 신호로써 사용된다. 시프트 레지스터(21)는 지연 블록으로서 제공한다. 이것은 10회(Ts)동안 플립-플롭 출력단(19.1)에서 조합 및 동기화 신호를 지연시키기 위해 제공한다. 반전 출력을 갖는 다른 X-OR 게이트(22)는 플립-플롭(19)의 출력단(19.1)에서 조합 및 동기화 신호로부터의 지연 신호를 곱하기 위해 이용된다. 이는 조합 및 동기화된 신호로부터 주파수 정보를 추출하기 위해 수행된다. 저역 통과 필터(LP)(23)는 X-OR 게이트(22)의 출력 신호를 평균화하기 위해 이용된다. 저역 통과 필터(23)로서 유한 임펄스 응답(FIR:finite impulse filter) 필터를 제공할 수 있다. 예컨대, 필터(23)는 32개의 탭을 구비할 수 있다. 64개의 탭을 갖는 필터도 이용가능하다.
저역 통과 필터(23)의 출력 버스(23.1)에서 디지털 신호(demod_lp)는 주파수 정보를 나타내는 것으로 제공된다. 이 예에서, 버스(23.1)는 9비트 폭(9비트 분해능)이다. 가산기(24)는 신호(demod_lp)에서 (IF=1000KHz에 해당하는) 디지털 값(138)을 감산하기 위해 이용된다. 이것은 중심 주파수가 0으로 설정되는 것을 허용한다. 가산기의 출력 버스(24.1)에서 디지털 코딩된 주파수 복조 신호(demod_lp2)를 이용할 수 있다. 이 주파수 복조 신호(demod_lp2)는 패스트 오프셋 보상 블록(20)에 공급되어, 본 발명의 주요 부분을 구현한다.
백엔드 블록(16)은 슬로우 오프셋 보상 블록(29)의 출력단(29.4)에 제공되어, 제로 임계치 슬라이서로서 제공하는 비교기(29.1) 및 신호(demod_soc)로부터 비트 클록을 추출하는 클록 복구 유닛(29.2)이 뒤따름으로써, 임의의 잔여 오프셋을 감소시키는 슬로우 오프셋 보상 블록(29)을 더 포함할 수 있다. 플립-플롭(29.3)은 전송되었던 정보를 나타내는 비트(액세스 코드, 헤더 및 페이로드)를 제공하기 위해 이용된다. 플립-플롭(29.3)에 의해 출력되는 비트는 RxData로 지칭된다.
백엔드 블록(16)은 기저대역 I 및 Q 신호(I_NZIF, Q_NZIF)로부터 데이터 비트(또는 심볼)를 추출한다. I_NZIF, Q_NZIF 신호에서 충분한 영교차(zero-crossing)를 달성하기 위해, LIF 아키텍처가 적용된다. 예컨대 0인 중간 주파수는 영교차가 훨씬 적으므로, 비교기(17)에 기반을 두는 리미터 이론은 더 이상 이용가능하지 않을 것이다. 프로세스 전개 및 반응성의 측면에서 이전의 아키텍처에 비해, I 및 Q 비교기(17) 뒤에 있는 전체 백엔드 회로 소자가 모두 디지털이라는 상 당한 장점이 있다.
기저대역 신호(I_NZIF, Q_NZIF)에 대해 단순한 비교기(17)를 사용하는 이론의 단점은 이용가능한 정보의 감소이다. 안테나 신호(VAntenna)의 진폭 정보는 비교기(17) 이후에 더 이상 이용가능하지 않으므로, 특히 프리앰블 코드를 갖는 버스트 신호가 시작하는 위치를 정확하게 지정하기가 상당히 어렵다.
패스트 오프셋 보상 블록(20)의 제 1 실시예에 대한 상세한 설명은 도 3a에 도시되었다. 장치(20)는 디지털 코딩된 주파수 복조 신호(demod_lp2)의 주파수 오프셋 에러를 결정하고 이 에러를 삭제하는 것을 가능하게 한다. 패스트 오프셋 보상 블록(20)은 주파수 복조 신호(demod_lp2)를 수신하는 입력단(24.1)을 포함한다. 이 신호는 코릴레이션을 수행하는 디지털 수단(25) 및 최소-최대 평가용 디지털 수단(26)에 의해 처리된다. 주파수 복조 신호(demod_lp2)가 코릴레이션 기준과 최소-최대 기준을 동시에 만족시키는 지를 판단하기 위해, 장치(20)는 디지털 프로세싱 수단(27,28)을 더 포함한다. 이들 디지털 프로세싱 수단(27,28)은 주파수 복조 신호(demod_lp2)의 현재 오프셋을 계산하고, 만일 2가지 기준이 만족되지 않으면 현재 오프셋을 삭제한다. 오프셋은 코릴레이션 기준과 최소-최대 기준이 동시에 만족되지 않을 경우에만 삭제된다. 이를 위해 ok_crit1 신호와 ok_crit2 신호는 접속부(27.1, 27.2)를 통해 디지털 프로세싱 수단(27)에 각각 공급된다. 주파수 오프셋이 감소하거나 삭제된 출력 신호(demod_foc)는 출력 버스(20.1)에 공급된다.
패스트 오프셋 보상 블록(20)의 제 2 실시예에 대한 상세한 설명은 도 3b에 도시되었다. 도 3b에 개략적으로 도시한 것처럼, 패스트 오프셋 보상 블록(20)은 ROM(42), RAM(43), 버스(46), 병렬 입력 포트(44) 및 병렬 출력 포트(45)와 관련된 마이크로프로세서(41)에 의해서도 구현될 수 있다. 코드 블록(42.1, 42.2, 42.3)에 의해 개략적으로 도시된 것처럼, 패스트 오프셋 보상 기능은 ROM(42)에 저장된 프로그램 코드에 의해 제어된다. 프로세서(41)에 의해 코드 블록(42.1)이 실행될 때에는 코릴레이션 기준이 적용되게 하며, 프로세서(41)에 의해 코드 블록(42.2)이 실행될 때에는 최소-최대 기준이 적용되게 한다. 만일 2가지 기준을 만족시키면, 코드 블록(42.3)은 프로세서(41)가 현재 오프셋을 결정하거나 삭제하게 한다. 주파수 오프셋이 감소한 출력 신호(demod_foc)는 출력단(20.1)에 공급된다.
제 3 실시예에 대한 보다 상세한 설명은 도 4에 도시되었다. 도 4는 장치(20)에 대해 가능한 구현예를 상세하게 도시한다. 이들 수단(35)은 코릴레이터(35.1), 피크 검출기(35.2) 및 비교기(35.3)를 포함한다. 코릴레이터(35.1)는 연속적으로 작동하여, 디지털 코딩된 신호로서 이용가능한 복조 신호(demod_lp2)(도 11 참조)에 제공되며, 여기서 fs = 26MHz는 bit/symbol 당 26개의 샘플에 해당한다(이 예에서 Tbit = 26Ts임에 주목). 복조 신호(demod_lp2)의 진폭 분해능은 9비트이다. 코릴레이션은 500kHz의 시제한적(시간 윈도우는 2cycle = 4㎲에 해당함) 사인파 신호를 갖는 복조 신호(demod_lp2)를 곱함으로써 달성되어, 4회(Tbit)에 걸쳐 통합된다. 곱셈의 결과값은 코릴레이션값(도 12의 실선 참조)을 제공하는 4㎲(프리앰블 위상의 주기)동안 통합된다. 코릴레이션 출력은 출력 라인(35.4)에 공급된다. 후속 비교기(35.3)와 함께 피크 검출기(35.2)는 가능한 "1010" 시퀀스를 식별하기 위해 이용되고, 특정값(임계치_1)을 초과하는 출력 라인(35.4)에서 연속적으로 발생하는 코릴레이션 출력의 모든 피크가 검출된다(수직 점선이 비교기 출력 신호(ok_crit1)가 로직 "1"인 모든 시점을 도시하는 도 12 참조 ). 비교기(35.3)의 출력단(35.5)에서의 출력 신호(ok_crit1)는 오프셋 메모리(37.2)에 대한 입력 제어 신호이며, 시퀀스 "1010"에 대해 제 1 기준이 만족되었음을 나타낸다. 구현에 따라서, 비교기 입력에서 피크가 임계치_1을 초과하면, 출력 신호(ok_crit1)는 로직 "1" 또는 로직 "0"이 된다. 만일 비교기 입력에서 피크가 임계치_1을 초과하지 않으면, 피크가 프리앰블을 검출할 가능성이 있다고 여기지 않는다.
장치(20)(도 4 참조)는 코릴레이터(35.1)와 동일한 시간-윈도우(즉, 4㎲)를 사용하여 복조 신호(demod_lp2)의 평균값을 연속적으로 생성하는 (슬라이딩(sliding)) 평균화 검출기(37.1)를 포함한다. 평균값은 출력(37.3)단에 제공된다. 만일 롤링(rolling) 또는 슬라이딩 시간 윈도우가 "1010" 시퀀스를 포함하면(즉, 제 1 및 제 2 기준이 만족되면), 평균은 이 시간 윈도우 내의 잡음의 평균과 오프셋 에러를 합한 값에 해당한다. 잡음이 심해질수록, 결정된 오프셋의 정확도는 떨어진다.
후속 비교기(36.3, 36.4)와 함께 감산기(A,B)(36.1, 36.2)가 존재한다. 서론에 이미 설명한 것처럼, 코릴레이션만으로는 "1010" 시퀀스를 확실하게 검출하기에 충분하지 않다. 피크 검출기(35.2) 및 비교기(35.3)와 함께 코릴레이터(35.1)는 간혹 비(non) "1010" 시퀀스에 대해 o.k. 신호(ok_crit1)를 공급한다. 예컨대, 검색된 시퀀스보다 큰 신호 진폭(swing)을 갖는 "1010" 시퀀스는 제 2 심볼이 1인 큰 코릴레이션 값을 야기할 수 있으므로, 잘못된 실행이 될 수 있다(도 13의 수평 점선 참조).
이러한 "잘못된" 검출의 종류를 선별하기 위해, 2가지 감산을 계산하여 해당하는 진폭을 갖는 (코릴레이션 시간-윈도우 내의) 4가지 수신 심볼 전부를 비교함으로써 제 2 기준이 선택된다. 한가지 가능한 구현예는 도 5에 도시된다. 만일 sub_A와 sub_B의 차이가 임계치_2로서 지칭되는 특정 값을 초과하면, 비교기(36.3, 36.4)는 ok_crit2A 및 ok_crit2B로서 지정된 2개의 추가 o.k. 신호를 생성한다. 이들 2개의 추가 o.k. 신호는 도 4에 나타낸 오프셋 레지스터(37.2)에도 인가된다. 비교기(36.3, 36.4)는 임계치_2를 조정함으로써 튜닝될 수 있다.
오프셋 레지스터(37.2)는 0으로 초기화되고, 모든 기준(양성 파형 및 음성 파형 사이의 일정한 간격 및 코릴레이션)이 만족되는 경우, 즉 프리버스트 및 액세스 코드 위상 동안, 평균화 검출기(37.1)로부터 발생하는 값으로 항상 갱신된다. 오프셋 갱신 절차는 이전 값을 완전히 안정시키지 않으므로, 프리버스트 위상 동안 잘못 계산된 값을 즉시 삭제한다는 장점이 있다. 이 값은 수신된 잡음(갱신된 오프셋 값을 사용하는 도 14 참조)을 나타내는 랜덤한 수이며, 주파수 오프셋 에러와 아무런 관계가 없다. 수신기(10)의 기저대역 부품으로부터 발생하고 액세스 코드의 마지막(end_of_access_code)을 나타내는 제어 신호의 활성화 이후에, 오프셋 레지스터(37.2)의 값은 신호 버스트의 마지막까지 고정된다. end_of_access_code는 오프셋 레지스터(37.2)의 입력단(37.4)에 인가될 수 있다. 오프셋 레지스터(37.2) 는 레지스터이고, 출력단(37.3)에 제공되는 평균값은 이 레지스터로 즉시 시프트된다.
오프셋 보상기(38)는 복조 신호(demod_lp2)에서 오프셋 레지스터(37.2)에 저장된 값을 감산하기 위해 이용된다. 신호(demod_foc)로 지칭되는 이 결과값은 큰 주파수 오프셋 에러로부터 생성된다. 신호(demod_foc)는 여전히 몇몇 잡음을 포함한다. 도 2에 도시된 것처럼, 이 남아있는 작은 에러는 다음 슬로우 오프셋 보상 블록(29)에서 감소할 수 있다.
감산기(50A,50B)의 플립-플롭을 사용하여 게이트 레벨로 구현가능한 한가지 구현예는 도 5에 도시되었다. 감산기(50)는 일련의 지연 유닛(50.1)을 포함할 수 있다. 입력 신호(demod_lp2)는 단계적으로 지연된다. 출력 신호(sub_A)는 이후의 신호에서 지연 신호 중 하나를 감산함으로써 공급된다. 출력 신호(sub_B)는 또 다른 신호에서 지연 신호 중 다른 하나를 감산함으로써 공급된다.
도 3a, 도 3b 및 도 4에 관하여 설명된 것처럼, 장치(20)의 구성 블록은 전용 로직을 사용하여 구현되거나, 마이크로 프로세서 또는 디지털 신호 프로세서(DSP)를 사용하여 구현될 수 있다. 그러나, 마이크로 프로세서 또는 DSP 구현예는 로직 기반형 구현예보다 많은 전력을 소비한다는 단점이 있다.
최소-최대 평가를 위한 디지털 수단(26 또는 36)은 제 1 최소값 및 최대값 한 쌍 간의 차이가 임계치_2 값보다 큰 지를 판단한다. 만일 제 2 최소값 및 최대값 한 쌍 간의 차이도 임계치_2 값보다 크면, (최소-최대 기준으로 지칭되는) 제 2 기준을 만족시킨다.
만일 최소-최대 기준 및 코릴레이션 기준이 모두 o.k.라면, 유효한 프리앰블이 검출되고, 주파수 오프셋은 계산되어 감산된다.
시뮬레이션된 이상적인 안테나 신호(VAntenna), 즉 왜곡 및 잡음이 없는 신호는 도 6에 도시된다. 프리앰블 위상은 타원형(60) 내에 도시된다. FSK 신호(점곡선)와 GFSK 신호(실곡선)는 도 6에 도시된다. 이들 두 변조 방식 간의 차이는, GFSK의 경우에 가우시안 필터가 스펙트럼 폭을 제한하도록 신호를 매끄럽게 하는 데 이용된다는 것이다. 이것은 펄스 성형이라 불린다.
도 7에서, 도 6의 신호에 대해 이상적인 I 및 Q 신호가 도시되었다. 신호 버스트가 도착하기 전에, 신호(IMAX,OUT 및 QMAX ,OUT)는 0과 같다. I(t) 신호는 실곡선으로 도시되고, Q(t) 신호는 점곡선으로 도시된다. 전력도 도 7의 개별 곡선으로 나타낸다.
도 8에서, 2개의 대역 제한 I 및 Q 신호가 도시되었다. 다상 필터(15)에 기인하는 왜곡은 도 8에 도시된다.
대역 제한 잡음을 갖는 2개의 대역 제한 I 및 Q 신호는 도 9에 도시되었다.
안테나 신호(VAntenna)로부터 발생하는 전형적인 IF GFSK 신호는 도 10에 도시되었다. 이 예에서 이 신호는 수평 점선(100)에 의해 도시된 것처럼 150kHZ의 주파수 오프셋을 갖는다. 수평 실선(101)에 의해 도시된 것처럼, 공칭 중심 주파수(IF)는 1000kHz이다.
도 11에서, 저역 통과 필터링 이후의 복조 신호(demod_lp2)가 도시되었다. 본 발명에 따라서, 이 신호(demod_lp2)를 디지털 장치의 입력 신호로서 제공한다. 수평선(101)에 의해 도시된 것처럼, 공칭 중심 주파수(IF)는 1000kHz이다. 나타낸 것처럼, 제 1 차이(102) 및 제 2 차이(103)는 한 쌍의 최소-최대 사이에서 결정된다.
도 12는 제 1 기준 -이른바 코릴레이션 기준- 이 만족되는 이들 시점을 수직 점선으로 나타낸다. 상술한 것처럼, 이들 시점은 사인파와의 코릴레이션에 의해 선별된다. 도 12로 인해 분명해지는 것처럼, 프리앰블 시퀀스의 마지막을 나타낼 것 같은 다수의 가능한 값이 존재한다. 코릴레이션값은 도 12에 실선으로 도시된다.
도 13은 최소-최대 평가를 위한 디지털 수단(26 또는 36)의 동작을 도시하고 설명하는 데 사용된다. 도 13의 수평 실선은 제 1 기준을 만족시키지 않는 시간 윈도우에 해당하고, sub_A 및 sub_B 값(도 4 참조)은 임계치_2보다 크다. 도 13의 수평 점선은 제 2 기준(최소-최대 기준)을 만족시키지 않아서 분류된 무효한 오프셋 값을 나타낸다.
도 14에서, 오프셋 레지스터(37.2)의 출력은 실선(103)으로 도시된다.
인입하는 GFSK 변조 신호(안테나 신호(VAntenna))로부터 신호를 복조하는 주요 작업과는 별도로, 클록 복구 및 주파수 오프셋 보상과 같은 몇몇 신호 처리가 필요하다. 만일 양쪽 통신 상대의 기준 주파수 사이에 불일치가 존재하면, 복조 신호(demod_lp) 내의 원치 않는 DC 성분을 야기함으로써 주파수 오프셋이 발생한다.
원가 및 전력 소비를 감소시키기 위해, 디지털 복조기는 앞으로의 블루투스 시스템에 사용될 것이다. 디지털 구현된 각 수신기 백엔드에 대한 주요 문제점은 알려진 최대최소 알고리즘을 사용하는 패스트 주파수 오프셋 보상이다. 간혹, 계산된 오프셋은 상당히 부정확(또는 완전히 틀림)하여, 높은 패키지 에러율을 초래한다. 4개의 심볼의 프리앰블 위상이 상당히 짧으므로, 수신기에 대해 상당히 빠른 고정 절차가 필요하다. 또한, 프리앰블 시퀀스의 정확한 개시가 알려져 있지 않으므로, 복조 주파수 신호는 (수신기 부품의 활성화 이후이지만 버스트보다 먼저) 최대최소 알고리즘으로 잘못된 초기값을 생성한다. 이 에러는 무한한 주파수 진폭을 포함하는 (버스트 신호에 앞서는) 잡음 신호에 기인한다. (특정 시간 이후의) 잘못된 초기값의 영향을 감소시키는 알려진 누설 이론의 사용도 PER 요구조건을 만족시키지 못한다.
본 발명에 따라서, 주파수 오프셋 보상을 위한 장치는 도 1 및 도 2에 도시되는 것과 같은 디지털 복조기와 관련하여 사용되기에 상당히 적합하다. 본 명세서에 제안된 본 발명은 신호 버스트의 개시에 대한 정확한 이해 없이도 주파수 복조 신호를 사용하여 상당히 짧은 시간 내에서 대략적인 오프셋을 결정하는 것을 가능하게 한다. 간단하게 선택된 수신기 아키텍처(도 1 및 도 2 참조)는 아날로그 I 및 Q 신호를 디지털 영역으로 변환하는 ADC 대신에 비교기를 사용하여 안테나 신호로부터 주파수 정보를 추출한다.
상술한 것처럼, 패스트 오프셋 보상용으로 제안된 디지털 장치는 코릴레이터에 기반을 두고 있다. 만일 안테나 신호에서 블루투스 프리앰블 위상에 대응하여 "1010"의 시퀀스가 발생하면, 오프셋 값은 즉시 계산되어 신호로부터 감산된다. 정확한 검출에 대한 신뢰도를 증가시키기 위해, 상술한 두 기준이 만족되어야한다. 최소 코릴레이션값과는 별도로, 양성 및 음성 반파장의 피크 간에는 일정한 간격이 있어야한다. 언제나 두 기준은 만족되고(즉, 회로는 대응하는 시퀀스를 검출해왔음), 오프셋 에러는 다시 계산되어 감산된다.
본 발명의 다른 장점은 프리앰블 위상의 실제 위치에 대해 이해함으로써 수신기의 클록 복구를 개선하는 것이 가능하다는 것이다. 본 발명에 따라서, 디지털 장치를 사용하여 프리앰블이 검출되면, 인입하는 수신 신호에 대한 코어스(coarse) 위상 정보가 이용가능하여, 디지털 위상 고정 루프(DPLL:digital phase locked loop)를 초기화하는 데 사용될 수 있다.
본 발명은 DECT, 무선 호출기 및 블루투스 표준과 같은 주파수 편이 변조 방식(FSK:frequency shift keying)을 사용하는 모든 통신 표준에 적용될 수 있다. 그러나, 예컨대 DECT 애플리케이션에서 오프셋 계산에 대한 속도 요구는 긴 프리앰블 위상(DECT는 16개의 프리앰블 심볼을 가짐)때문에 블루투스와 비교되므로, 코릴레이션 기준을 시험하는 데 간단한 방법론이 적용될 수 있다. 본 발명의 DECT 구현예에서, 코릴레이션 기준 외에 최소-최대 기준을 적용하는 것은 필요하지 않을 수 있다.
예컨대, 본 발명은 이동 전화기 및 다른 이동 장치에 사용될 수 있다.
도면 및 명세서에 본 발명의 바람직한 실시예가 설명되고, 특정 용어가 사용되지만, 설명은 예시된 용어를 일반적이고 서술적인 측면에서 사용하며, 이것으로 한정하려는 것은 아니다.

Claims (16)

  1. 디지털 코딩된 주파수 복조 신호(demod_lp2)를 수신하는 입력단(24.1)을 포함하여 주파수 오프셋 에러를 결정하는 장치(20)에 있어서,
    상기 주파수 복조 신호(demod_lp2)는,
    코릴레이션 기준(a correlation criterion)을 만족시키는지를 판단하기 위해 코릴레이션을 실행하는 디지털 수단(25; 35; 41, 42.1)과,
    최소-최대 기준(a minimum-maximum criterion)을 만족시키는지를 판단하기 위해 최소-최대 평가(a minimum-maximum evaluation)를 실행하는 디지털 수단(26; 36; 41, 42.2)에 의해 처리되고,
    상기 장치(20)는, 상기 주파수 복조 신호(demod_lp2)의 현재 오프셋을 계산하고, 만일 두 기준 모두를 만족시키면 상기 현재 오프셋을 삭제하는 디지털 프로세싱 수단(27, 28; 37; 38; 41, 42.3)을 더 포함하는
    장치(20).
  2. 제 1 항에 있어서,
    상기 코릴레이션을 실행하는 디지털 수단(35)은 코릴레이터(35.1), 피크 검출기(35.2) 및 비교기(35.3)를 포함하는
    장치(20).
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 최소-최대 평가를 실행하는 디지털 수단(36)은 2개의 감산기(36.1, 36.2) 및 2개의 비교기(36.3, 36.4)를 포함하는
    장치(20).
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 디지털 프로세싱 수단(37; 38)은 평균화 검출기(37.1), 오프셋 레지스터(37.2) 및 상기 주파수 복조 신호(demod_lp2)에서 상기 오프셋 레지스터(37.2)에 저장된 상기 현재 오프셋을 감산하는 오프셋 보상기(38)를 포함하는
    장치(20).
  5. 제 1 항에 있어서,
    상기 코릴레이션을 실행하는 디지털 수단(25; 35) 및 상기 최소-최대 평가를 실행하는 디지털 수단(26; 36)은 상기 디지털 프로세싱 수단(27; 28; 37; 38)이 상기 현재 오프셋을 삭제하도록 하기 위해 상기 디지털 프로세싱 수단(27; 28; 37; 38)에 신호(ok_crit1; ok_crit2A; ok_crit2B)를 공급하는
    장치(20).
  6. 제 1 항에 있어서,
    리미터로서 기능하는 2개의 비교기(17)를 더 포함하되, 이에 후속하여 주파수 편이 변조 신호로부터 상기 주파수 복조 신호(demod_lp2)를 추출하도록 배치된 구성 블록(18, 19, 21, 22, 23)이 뒤따르는
    장치(20).
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 코릴레이션을 실행하는 디지털 수단(25; 35)은
    상기 주파수 복조 신호(demod_lp2)와 시제한적인 사인파 신호를 코릴레이팅하고,
    상기 코릴레이션의 결과가 특정 임계치(threshold_1)를 초과하는 지를 판단하는
    장치(20).
  8. 제 1 항에 있어서,
    상기 코릴레이션을 실행하는 디지털 수단(25; 35)은 알려진 시퀀스에 대해 상기 기준을 만족시킴을 나타내는 출력 신호(ok_crit1)를 공급하는
    장치(20).
  9. 제 1 항에 있어서,
    상기 최소-최대 평가를 실행하는 디지털 수단(26; 36)은 주파수 복조 신호(demod_lp2)의 양성 및 음성 반파장의 예상 피크가 사전정의된 간격(threshold_2)을 갖는지를 판단하는
    장치(20).
  10. 제 1 항에 있어서,
    상기 최소-최대 평가를 실행하는 디지털 수단(26; 36)은 대응하는 진폭을 갖는 4개의 수신 심볼을 비교하기 위해 2가지 감산을 계산하는
    장치(20).
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 주파수 복조 신호(demod_lp2)는 디지털 코딩된 신호인
    장치(20).
  12. 제 4 항에 있어서,
    상기 오프셋 보상기(38)는 상기 주파수 복조 신호(demod_lp2)에서 상기 오프셋 레지스터(37.2)에 저장된 값을 연속적으로 감산하기 위해 이용되는
    장치(20).
  13. 제 4 항에 있어서,
    상기 평균화 검출기(37.1)는 상기 주파수 복조 신호(demod_lp2)의 평균값을 연속적으로 생성하는 슬라이딩(sliding) 평균화 검출기인
    장치(20).
  14. 제 1 항 내지 제 13 항 중 하나 이상의 항에 따른 장치를 포함하는
    수신기(10).
  15. 제 14 항에 있어서,
    아날로그 프런트엔드(10, 14, 15)와 디지털 백엔드(16)를 더 포함하되, 주파수 오프셋 에러를 결정하는 상기 장치(20)는 상기 디지털 백엔드(16)의 일부가 되 는
    수신기(10).
  16. 제 14 항 또는 제 15 항에 있어서,
    FSK 또는 GFSK 변조된 안테나 신호를 수신하고 처리하도록 설계되는
    수신기(10).
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