KR20060121756A - 반도체층 구조물 및 반도체층 구조물의 제조 방법 - Google Patents

반도체층 구조물 및 반도체층 구조물의 제조 방법 Download PDF

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KR20060121756A
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브라이언 머피
마이크 헤버를렌
외르그 린드너
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실트로닉 아게
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Abstract

본 발명은, 직경이 150 mm 이상인 실리콘 웨이퍼 상에 형성된 단결정 실리콘 카바이드층을 포함하는 반도체층 구조물로서, 상기 실리콘 카바이드층은 0.5 nm RMS 이하의 표면 조도 및 1 cm-2 이하의 마이크로파이프 밀도를 가지며, 결정 성장 과정 또는 에피택셜 증착 과정중에 발생되는 결함이 없는 반도체층 구조물에 관한 것이다.
본 발명은 또한, 실리콘 웨이퍼의 소정 깊이로 탄소 이온을 주입하는 단계, 상기 실리콘 웨이퍼를 열처리하여, 매몰된 단결정 실리콘 카바이드층 및 상기 실리콘 카바이드층 상하에 비정질 전이 영역을 상기 실리콘 웨이퍼에 형성하는 단계, 상기 상측 실리콘층 및 상기 단결정 실리콘 카바이드층 상부에 위치한 비정질 전이 영역을 제거하여 상기 단결정 실리콘 카바이드층을 노출시키는 단계, 및 상기 단결정 실리콘 카바이드층의 노출된 표면을 화학적, 기계적 평면화 처리하여 표면 조도가 0.5 nm RMS 미만이 되도록 하는 단계를 포함하는 반도체층 구조물의 제조 방법에 관한 것이다.
반도체층 구조물, 이온 주입, 마이크로파이프, 평면화, 비정질 전이 영역

Description

반도체층 구조물 및 반도체층 구조물의 제조 방법{SEMICONDUCTOR LAYER STRUCTURE AND PROCESS FOR PRODUCING A SEMICONDUCTOR LAYER STRUCTURE}
도 1은 실리콘 웨이퍼(1)의 소정의 깊이(D)까지 탄소 이온(2)이 주입되는 본 발명의 방법에 대한 설명도이다.
도 2는 제2 이온 주입 단계가 추가로 포함되는 본 발명의 또 다른 방법에 대한 설명도이다.
본 발명은 실리콘 기판 상에 단결정 실리콘 카바이드를 포함하는, 반도체 물질의 에피택셜 성장용 기판으로서 적합한 반도체층 구조물에 관한 것이다. 본 발명은 또한 반도체층 구조물의 제조 방법에 관한 것이다.
높은 쇼트키 장벽(Schottky barrier), 높은 파괴 전계 강도(breakdown field strength) 및 높은 열전도도와 같은 실리콘 카바이드가 갖는 물질 특성 때문에, 실리콘 카바이드는 높은 차폐 능력을 가진 전력 부품용으로 이상적인 재료이다. 실리콘 카바이드는, 높은 응력 하에서도 고도로 가열되지 않기 때문에 복잡한 냉각을 필요로 하지 않는, 스위칭 시간이 짧고 소형 경량인 부품의 제조를 가능하게 한다. 실리콘 카바이드의 격자 상수가 실리콘이나 사파이어의 격자 상수보다는 광전자공학(optoelectronics)에 사용되는, 예컨대 질화물 반도체와 같은 전형적인 반도체 물질의 격자 상수에 가깝기 때문에, 실리콘 카바이드는 광전자 부품의 제조용으로도 적합하다. 이것은 질화물 반도체를 실리콘 카바이드 상에 에피택셜 성장시키는 동안 결함을 회피하는 데 유리한 효과를 갖는다.
제조 공정의 난점으로 인해, 단결정의 성장에 의해 얻어진 실리콘 카바이드는 고가인 편이며, 얻어지는 실리콘 카바이드 웨이퍼는 직경 100 mm까지만 얻을 수 있다. 또한, 종래에 사용된 실리콘 카바이드 단결정의 PVT(물리적 증기 이송; physical vapor transport) 성장 과정중에 마이크로파이프 결함(micropipe defect)으로 알려진 현상이 <100> c 축을 따라 발생된다(N. Ohtani 논문 "Silicon carbide: recent major advances"/W.J. Choyke, H. Matsunami, G. Pensl (eds.), pp. 138 ff, Springer-Verlag Berlin Heidelberg 2004, ISBN 3-540-40458-9). 이러한 마이크로파이프 결함은 직경이 수백 nm 내지 수 ㎛인 통로 또는 파이프로서, 실리콘 카바이드 단결정을 통해 c 축을 따라 전파된다. 마이크로파이프는 PVT법으로 성장시킨 직경이 100 cm-2 이하의 실리콘 카바이드 단결정에서 발생된다. 예를 들면 두께 100 ㎛ 이하의 에피택셜 실리콘 카바이드층의 증착에 의해 마이크로파이프 통로를 채우기 위한 시도가 이루어졌으나, 이 방식으로는 마이크로파이프 밀도를 10 cm-2까지만 감소시킬 수 있었으며, 이것은 소자 활성 영역에서 발생되는 마이크로파이프 결함이 부품의 파괴로 이어지기 때문에 여전히 만족스럽지 못하다.
실리콘 기판 상에 실리콘 카바이드를 헤테로에피택셜 성장시키는 것도 문제가 있으며, 특히 실리콘과의 격자 부적합(lattice misfit)에 기인하는 높은 전위 밀도(dislocation density) 때문에 그러하다. 헤테로에피택셜 실리콘 카바이드층 상에 질화갈륨을 성장시키는 동안, 통상적으로 1010 cm-2 이상의 부적합 전위 밀도가 초래된다.
대안으로서, 실리콘 기판에 매몰된(buried) 실리콘 카바이드층을 제조하기 위해 이온 빔 합성(ion beam synthesis; IBS)을 이용하는 것이 제안되었다. 이 공정에서, 탄소 이온은 단결정 실리콘 기판 내에 고속으로 주입되고, 이어서 매몰된 실리콘 카바이드층을 제조하기 위해 상기 기판을 고온 처리한다. 이온 빔 주입량, 소요되는 에너지, 기판의 주입 온도 및 고온 처리 조건은 실리콘 기판의 표면 밑에 주입된 영역의 결정성(crystallinity)을 결정한다. 3C 실리콘 카바이드(3C: 3개의 이중층(bilayer)에 대한 주기성을 가진 입방형 결정 구조에 대한 Ramsdell 표기)의 단결정층은 주입량, 소요 에너지, 주입 온도 및 고온 처리 조건을 변동시킴으로써 기판 표면의 수백 나노미터 밑에 제조될 수 있다. 결정성 실리콘 카바이드층 상부의 다결정 영역은 다수의 결함 및 실리콘 카바이드 침전물을 함유한다. 매몰된 실리콘 카바이드층은 상부에 있는 실리콘층을 제거함으로써 노출될 수 있다. 노출된 표면은 단결정 3C 실리콘 카바이드로 이루어지고, 원칙적으로 에피택셜 성장용 기판으로서 사용될 수 있다.
그러나, 얻어지는 실리콘 카바이드 표면의 조도(roughness)가 너무 높아 고 품질의 에피택셜 반도체층이 이러한 형태의 기판 상에 증착될 수 없는 것으로 밝혀졌다.
예로서, 최상부의 실리콘층은 테트라메틸암모늄 하이드록사이드(TMAH)로 에칭함으로써 제거하는 방법이 제안되었다(Romano-Rodriguez et al., Materials Science Forum, Vols. 338-342(2000), pp. 309-312). 그런 다음, 노출된 실리콘 카바이드 표면은 소스 가스로서 실란 및 프로판을 이용하고 캐리어 가스로서 수소를 이용하여 1350℃에서 실리콘 카바이드의 에피택셜 성장용 기판으로 사용되었다. 얻어지는 에피택셜층은 고밀도의 적층 결함(stacking fault)을 가졌다. 이것은 TMAH가 실리콘 카바이드에 대해 매우 낮은 에칭 작용을 갖기 때문이다(Zetterling et al., Process Technology for Silicon Carbide Devices, Chapter 4, ISBN 0 85296 998 8). 따라서, TMAH를 이용한 에칭에 의해 매몰된 실리콘 카바이드층 상부에서 실리콘 카바이드 나노결정(nanocrystallite)을 제거할 수 없다. 노출된 실리콘 카바이드 표면은 거칠고, 실리콘 카바이드 나노결정을 포함하므로 에피택셜 성장용 기판으로는 부적합하다.
HF/HNO3(플루오르화수소산/질산)로 실리콘 카바이드 표면을 에칭하는 경우에도 에피택셜 성장용으로 부적합한 거친 표면이 형성된다. 이것은 마찬가지로 실리콘 카바이드 표면에서 실리콘 카바이드 나노결정을 에칭하기 어렵기 때문이다.
특허 문헌 WO 03/034484에는, 우선 매몰된 3C 실리콘 카바이드층에 결합되어 있는 최상부 실리콘층의 일부를 비정질로 하는 것이 제안되어 있다. 이 제안은 예 를 들면 헬륨 이온의 주입을 포함한다. 다음으로, 매몰된 3C 실리콘 카바이드층은 HF/HNO3을 이용한 에칭에 의해 노출된다. 그 결과 얻어지는 표면은 상당히 개선되며, 0.7 nm RMS(root mean square; 제곱평균)의 조도가 얻어진다. 그러나, 이러한 조도 값도 고품질 에피택셜 성장에 있어서는 지나치게 높다.
에피택셜 증착에 적합한 실리콘 카바이드 표면의 조도는 0.5 nm RMS 이하라야 한다. 따라서, 예컨대 다이아몬드 연마제를 이용한 기계적 폴리싱(polishing), 산성 또는 알칼리성 매질을 이용한 에칭과 같은 화학적 처리 단계, 화학적 기계적 처리 단계, 즉 부분적 화학 반응과 재료의 부분적 기계적 제거(마멸) 등에 의해 실리콘 카바이드 표면을 평활화하려는 시도가 있었다.
예를 들면, 매몰된 실리콘 카바이드층에 결합된 최상부 실리콘층을 1,050℃에서 40분 동안 열적 산화시키고 계속해서, 형성되는 산화물을 HF/HNO3를 이용한 에칭에 의해 제거하는 방법이 제안되었다(Journal of Crystal Growth, vol. 261, 266(2004)). 그런 다음, 두께 3∼4 ㎛의 질화갈륨층을 노출된 실리콘 카바이드 표면 상에 에피택셜 방식으로 성장시켰다. 얻어진 질화칼륨 표면은 크랙이나 파손이 전혀 없었지만, 비교적 거칠어서 부품의 제조용으로는 부적합했다.
다이아몬드 폴리싱에 의해 거친 실리콘 카바이드 표면을 평활화하여 반도체 물질의 에피택셜 증착용으로 제조하려는 시도에서는 표면 상에 5 nm 이하의 깊이를 가진 스크래치가 발생된다.
또한, 다이아몬드 슬러리에 의해 예비 기계적 폴리싱이 행해진 실리콘 카바 이드 표면을 평면화하기 위해 CMP(chemical mechanical polishing)법을 이용하려는 시도가 있었다(J. Electrochem. Soc., Vol. 144, No.6, 1997년 6월). CMP 슬러리의 pH가 10보다 높고, 55℃보다 높은 온도, 약 30분의 폴리싱 시간, 및 0.2㎛/h의 물질 제거속도인 조건에서는, 비교적 양호한 결과가 얻어졌다. 상기 예비 기계적 폴리싱에 의해 발생된 실리콘 카바이드 표면 상의 깊은 스크래치를 제거하기 위해서는 상기와 같이 약 100 nm에 달하는 고수준의 물질 제거가 필요했다. 그러나, IBS 실리콘 카바이드층은 일반적으로 두께가 50∼100 ㎛인 층을 갖기 때문에 이것은 IBS 실리콘 카바이드에 있어서는 부적합하다. 따라서, 여기에 기재된 CMP에 의해 제거되는 물질의 양은 지나치게 많다.
특허 문헌 WO 03/071588에는 실리콘 카바이드로부터 반도체 웨이퍼를 제조하는 방법으로서, CVD(화학 증착법)에 의해 기판 상에 실리콘 카바이드를 증착한 다음, 기판으로부터 분리하고, 기계적 폴리싱에 의해, 또는 기계적 폴리싱에 이은 CMP 폴리싱에 의해 실리콘 카바이드 표면을 평활화한 후, 계속해서 GCIP(가스 클러스터 이온 빔)로 조사하는 방법이 개시되어 있다. CMP의 조건으로서 pH가 10∼11인 슬러리, 55℃의 온도, 0.1∼0.2 ㎛/h의 물질 제거속도 및 12시간의 폴리싱 시간이 제안되어 있다. 상기 방법에 의해 0.5 nm RMS의 실리콘 카바이드 표면 조도가 얻어진다. 그러나, 선택된 폴리싱 파라미터가 주어진 경우, CMP에 의해 제거된 물질의 양은 1.2∼2.4 ㎛로서, 이것은 마찬가지로 IBS 실리콘 카바이드의 박층에는 이 방법을 사용할 수 없음을 의미한다.
CMP에 의해 실리콘 카바이드 표면을 평면화하고자 시도한 전술한 종래 기술 의 모든 문헌에서, 기계적 폴리싱이 CMP에 앞서 제공되지만, 이것은 발생되는 스크래치 및 그와 관련되어 다량의 물질이 CMP 및/또는 장시간의 폴리싱에 의해 제거되어야 하기 때문에 매우 불리하다. 전술한 방법들이 갖는 또 다른 단점은 선택되는 폴리싱 파라미터로 인한 공정의 복잡성이 증가된다는 점이다.
특허 문헌 US 2005/0020084 A1에서는 다른 접근 방법이 추구된다. 이 경우에는 스마트컷 프로세스(SmartCut process)(층 전달)로 알려진 방법에 의해 실리콘 카바이드층이 제조된다. 초기에 약 5 nm RMS의 조도를 가진 실리콘 카바이드 표면은 1000∼1300℃의 온도에서 1∼3시간 동안의 열적 산화에 의해 1∼2 nm RMS의 조도로 평활화된다. 이어서, 15∼30분간 실리콘 카바이드 표면의 CMP 폴리싱이 행해진다. 이 방법에서 열적 산화 단계는 초기에 마이크로캐비티(microcavity)에서의 부풀음(blistering)에 의해 초래된 과도한 조도를 가진 실리콘 카바이드 표면을, 후속 CMP 폴리싱을 위해 평면화시키는 데에 필요하다. 그러나 이와 같은 장시간 산화 단계로 인해 이 방법은 상대적으로 복잡하고 비경제적이 된다. 층 전달에 의해 제조된 반도체층 구조물은 본 발명의 일부를 이루는 것이 아니므로, 이하의 텍스트에서는 더 이상 고려하지 않는다.
본 발명의 목적은 반도체 물질, 특히 질화물 반도체로 된 고품질 에피택셜층이 성장할 수 있는 반도체층 구조물을 제공하는 것이며, 또한 상기 반도체층 구조물의 경제적인 제조 방법을 제공하는 것이다.
본 발명의 상기 목적은, 직경이 150 mm 이상인 실리콘 웨이퍼 상에 형성된 단결정 실리콘 카바이드층을 포함하는 반도체층 구조물로서, 상기 실리콘 카바이드층은 0.5 nm RMS 이하의 표면 조도 및 1 cm-2 이하의 마이크로파이프 밀도를 가지며, 결정 성장 과정 또는 에피택셜 증착 과정중에 발생되는 결함이 없는 반도체층 구조물에 의해 달성된다.
본 발명에 있어서, 실리콘 웨이퍼라는 용어는 탄소의 주입(implantation)에 의해 실리콘 카바이드층을 제조하는 데 적합한 모든 실리콘 함유 웨이퍼를 총칭하는 것이다. 실리콘 웨이퍼로는 단결정 실리콘으로 만들어지는 웨이퍼, 에피택셜 실리콘층을 구비한 웨이퍼, SIMOX(산소의 주입에 의한 분리) 기판을 구비한 웨이퍼 또는 SOI(절연체 상 실리콘) 웨이퍼인 것이 바람직하다.
본 발명에 따른 반도체층 구조물의 단결정 실리콘 카바이드층은 탄소를 실리콘 웨이퍼 내에 주입함으로써 제조되는 층인 것이 바람직하다.
본 발명에 따른 반도체층 구조물은 0.05∼0.5 nm RMS의 표면 조도를 갖는다. 따라서, 본 발명에 따른 반도체층 구조물은, 예를 들면 질화물 반도체의 증착용 고품질 기판, 및 그에 따라 광전자공학(optoelectronics)에서 응용되는 고품질 기판을 가능하게 한다.
본 발명에 따른 반도체층 구조물의 실리콘 카바이드층 상에는 질화물 반도체를 포함하는 에피택셜층이 증착되는 것이 바람직하다. 증착된 에피택셜층은 질화알루미늄(AlN), 질화갈륨(GaN) 또는 질화알루미늄갈륨(AlGaN)을 포함하는 것이 바 람직하다. 질화물 반도체를 본 발명에 따른 반도체층 구조물 상에 함유하는 에피택셜층에 있어서, 그 결과로 종래 기술에 비해 개선된 1010 cm-2 이하의 전위 밀도가 얻어지는 것이 바람직하다.
본 발명에 따른 반도체층 구조물의 특별한 이점 중 하나는 에피택셜 증착 또는 결정 성장 과정중에 통상적으로 발생되는 결함이 상기 구조물에는 전혀 없다는 점이다. 결정 성장의 경우에, 그러한 결함은 베이컨시(vacancy), 간극(interstitial) 및 적층 결함과 같이 그 위에 제조된 부품의 성능에 악영향을 갖는 결함을 포함한다. 에피택셜 증착의 경우에는 예를 들면 부적합 전위 및 응력이 형성될 수 있다.
또한, 본 발명에 따른 반도체층 구조물은 1 cm-2 이하의 마이크로파이프 밀도를 갖는다. 종래 기술에서는, 직경이 100 mm인 실리콘 카바이드 웨이퍼에서 30∼100 cm-2의 마이크로파이프 밀도가 관찰되었으며, 상기 밀도 레벨을 10 cm-2까지 낮추기 위해서는 에피택셜 실리콘 카바이드층의 증착에 의해 마이크로파이프를 메우는 것만이 가능했다.
본 발명의 목적은 또한, 반도체층 구조물의 제조 방법으로서, 실리콘 웨이퍼의 소정 깊이로 탄소 이온을 주입하는 단계, 상기 실리콘 웨이퍼를 열처리하여, 매몰된 단결정 실리콘 카바이드층 및 상기 실리콘 카바이드층 상하에 비정질 전이 영역(noncrystalline transition region)을 상기 실리콘 웨이퍼에 형성하는 단계, 상기 상측 실리콘층 및 상기 단결정 실리콘 카바이드층 상부에 위치한 비정질 전이 영역을 제거하여 상기 단결정 실리콘 카바이드층을 노출시키는 단계, 및 상기 단결정 실리콘 카바이드층의 노출된 표면을 화학적, 기계적 평면화(planarization) 처리하여 표면 조도가 0.5 nm RMS 미만이 되도록 하는 단계를 포함하는 반도체층 구조물의 제조 방법에 의해 달성된다.
여기서 실리콘 웨이퍼라는 용어는 탄소의 주입에 의해 실리콘 카바이드층을 제조하는 데 적합한 모든 실리콘 함유 웨이퍼를 총칭한다. 실리콘 웨이퍼로는 단결정 실리콘으로 만들어지는 웨이퍼, 에피택셜 실리콘층을 구비한 웨이퍼, SIMOX(산소의 주입에 의한 분리) 기판을 구비한 웨이퍼 또는 SOI(절연체 상 실리콘) 웨이퍼인 것이 바람직하다.
본 발명에 따른 방법의 한 가지 특별한 이점은, 종래 기술과 달리, 실리콘 카바이드 표면에 대해 화학적, 기계적 평면화 처리 이전에, 예비 기계적 폴리싱, 열처리 또는 열적 산화와 같은 전처리를 행하지 않는 점이다. 따라서, 본 발명에 따른 방법은 종래 기술에 비해 특히 경제적이다.
실리콘 웨이퍼의 표면에 대한 수직선에 대해 바람직하게는 0∼20°의 각도로 일어나는 실리콘 웨이퍼로의 탄소 이온 주입, 및 바람직하게는 1,050∼1,400℃의 온도에서 2∼20시간 동안 이루어지는 열처리에 의해, 매몰된 단결정 실리콘 카바이드층 및 이 실리콘 카바이드층 상하에 비정질 전이 영역이 실리콘 웨이퍼에 형성된다. 실리콘 웨이퍼의 표면에 대한 수직선에 대해 예각으로 주입하는 것이 매몰된 실리콘 카바이드층과 상측 비정질 전이 영역 사이의 계면의 조도에 영향을 주는 것으로 밝혀졌다. 예각으로 주입하는 것은 어느 정도의 평활 효과를 갖는다. 따라 서, 탄소 이온을 실리콘 웨이퍼의 표면에 대한 수직선에 대해 1∼10°의 각도로 주입하는 것이 특히 바람직하다.
다음으로, 상측 실리콘층 및 매몰된 단결정 실리콘 카바이드층 상부에 위치한 비정질 전이 영역을, 바람직하게는 적합한 화학적 에칭 단계에 의해 제거한다. 이 단계에서 매몰된 단결정 실리콘 카바이드층이 노출된다.
단결정 실리콘 카바이드층은 이어서 콜로이드 실리카를 함유하는 슬러리를 이용하여 30분 미만의 폴리싱 시간 동안 화학적, 기계적 평면화(CMP) 처리된다. 폴리싱 시간은 15분 미만이 특히 바람직하고, 5분 미만의 폴리싱 시간이 더욱 바람직하다. CMP 폴리싱은 10∼100/분의 폴리싱 플레이트 회전속도로 수행되는 것이 바람직하다. CMP 폴리싱은 1∼14 psi의 폴리싱 압력에서 수행되는 것이 바람직하다. 사용되는 슬러리의 pH는, 예를 들면 수산화나트륨(NaOH) 용액을 슬러리에 첨가하여 맞출 수 있고, 8∼11인 것이 바람직하다. CMP 폴리싱은 20∼60℃의 폴리싱 온도에서 수행되는 것이 바람직하다.
본 발명에 따른 CMP 폴리싱은 노출된 실리콘 카바이드 표면을 0.5 nm RMS 미만의 조도로 평활화한다. 0.05 nm RMS까지의 낮은 조도를 달성할 수 있다. 따라서, 본 발명의 방법에 의하면 반도체, 특히 질화물 반도체의 에피택셜 성장용으로 우수한 기판을 제조할 수 있다.
제2 이온 주입, 예컨대 헬륨 이온의 주입은 실리콘 웨이퍼의 표면에 대한 수직선에 대해 0∼20°의 각도로 이루어지는 것이 바람직하며, 탄소 이온의 제1 이온 주입 및 실리콘 웨이퍼의 열처리가 행해진 후에 수행되는 것이 바람직하다. 이로 써, 실리콘 카바이드층 전체는 포함하지 않지만 적어도 실리콘 카바이드층과 상측 비정질 전이 영역 사이의 계면을 포함하는 매몰된 손상층(buried damage layer)이 형성된다. 이 경우에도 예각으로 행해지는 주입이 소정의 평활화 효과를 가지며, 이것은 제조된 손상층에 의해 더욱 고양된다. 따라서, 제2 이온 주입에서는 실리콘 웨이퍼의 표면에 대한 수직선에 대해 1∼10°의 각도가 특히 바람직하다.
제2 이온 주입 후에는 열처리가 수행되지 않는다.
다음으로, 상층, 즉 실리콘 층, 비정질 전이 영역 및 손상층이 바람직하게는 에칭에 의해 제거된다. 노출된 실리콘 카바이드 표면은 제2 이온 주입을 행하지 않는 방법에 비해 낮은 조도를 갖는다.
본 발명에 따르면, 이어서 실리콘 카바이드 표면을 CMP에 의해 조도가 0.5 nm RMS 미만이 되도록 평면화한다. 제2 이온 주입 후의 실리콘 카바이드 표면의 조도가 더 낮으므로, 이 조도는 감소된 CMP 물질 제거 레벨 및 폴리싱 시간으로 달성된다.
질화물 반도체를 함유하는 에피택셜층은, 본 발명에 따라 조도를 0.5 nm RMS까지 낮추도록 화학적, 기계적 평면화 처리된, 반도체층 구조물의 실리콘 카바이드 표면 상에 증착하는 것이 바람직하다.
이하의 텍스트는 도 1 및 도 2를 참조하여 본 발명에 따른 방법을 설명한다.
도 1(a 내지 f)은 실리콘 웨이퍼(1)의 소정의 깊이(D)까지 고속으로 탄소 이온(2)이 주입되는 과정을 나타낸다. 상기 주입 이전 또는 이후에 실리콘 웨이퍼의 표면(1a)에 다른 층들이 적용되어 있거나, 또는 웨이퍼가 이미 구조화된 표면을 가 지고 있을 수도 있다. 이어서 실리콘 웨이퍼를 고온에서 열처리한다. 주입된 탄소 이온은 실리콘 웨이퍼(1) 내의 실리콘 원자와 함께 단결정 실리콘 카바이드층(4)을 형성한다. 단결정 실리콘 카바이드층의 상하에는 비정질 전이 영역(3a, 3b) 및 실리콘층(1b, 1c)이 위치한다.
비정질 전이 영역은 다양한 다결정 실리콘 카바이드 침전물, 무정형(amorphous) 다결정 실리콘 카바이드 및 실리콘을 함유한다. 전이 영역(3a)과 상측 실리콘층(1b) 사이의 계면, 및 전이 영역(3b)과 단결정 실리콘 카바이드층(4) 사이의 계면은 비교적 거칠다. 거친 매몰 실리콘 카바이드 표면(4a)을 노출시키기 위해 상측 실리콘층(1b) 및 비정질 전이 영역(3a)을 제거한다. 이어서, 이 실리콘 카바이드 표면은 화학적, 기계적 평면화 처리되어 0.05∼0.5 nm RMS의 조도까지 평면화된 실리콘 카바이드 표면(4b)이 얻어진다. 더 나아가, 상기 평면화된 실리콘 카바이드 표면(4b) 상에 에피택셜층(5)이 증착된다.
도 2(a 내지 g)에서, 매몰된 실리콘 카바이드층(4) 전체를 포함하지는 않지만, 실리콘 카바이드층(4)과 전이 영역(3a) 사이의 계면을 포함하는 매몰된 손상층(6)이, 예를 들면 헬륨 이온의 주입과 같은 제2 이온 주입에 의해 제조되는 것 이외에는 도 1과 동일한 공정이 수행된다. 다음으로, 매몰된 실리콘 카바이드 표면(4a)을 노출시키기 위해 상측 실리콘층(1b), 비정질 전이 영역(3a) 및 손상층(6)이 제거된다. 이어서, 실리콘 카바이드 표면은 화학적, 기계적 평면화 처리된다. 그 결과, 0.05∼0.5 nm RMS의 조도까지 평면화된 실리콘 카바이드 표면(4b)이 얻어진다. 그런 다음, 상기 평면화된 실리콘 카바이드 표면(4b) 상에 에피택셜층(5)이 증착된다.
비정질 전이 영역 및 결함 구역(defect zone)의 상측 실리콘층은 실리콘의 기상(vapor phase) 에칭에 의해 얻어질 수 있다. 이것은 수소, 염화수소, 플루오르화수소산 또는 이들 물질의 혼합물을 사용하여 고온에서 수행된다. 상기 에칭 작업 도중에 실리콘 및/또는 탄소를 함유하는 가스를 첨가할 수도 있다.
10 keV의 저에너지 주입의 경우에, 바람직하지 않은 침상(針狀)의 침전물 성장이 실리콘 카바이드 표면에 형성될 수 있다(Chen et al., Applied Physics Letters, Vol. 72, Issue 15, pp. 1926-1928). 이 침상 성장은 적합한 화학적 에칭 공정에 의해 제거되는 것이 바람직하다. 실리콘 카바이드 표면으로부터 상기 침상 성장을 제거한 다음, 본 발명에 따라 이 표면을 0.05∼0.5 nm RMS의 조도까지 화학적, 기계적 평면화 처리한 다음 세정하는 것이 바람직하다.
본 발명에 다른 방법에 의해 얻어지는 실리콘 카바이드 표면의 매우 낮은 조도 레벨로 인해, 제조되는 반도체층 구조물이 질화물 반도체의 에피택셜 성장용 기판으로서 탁월하게 적합한 것이 된다.
실리콘 카바이드 기판은 광전자 부품 및 중전류 섹터(heavy-current sector)용 부품의 제조에 사용된다. IBS 실리콘 카바이드에 의해 형성되는 박층은 소스 가스로서 실란과 프로판을 사용하고 캐리어 가스로서 수소를 사용하는 에피택셜 성장에 의해 크기를 증가시킬 수 있다.
실리콘 카바이드 기판은 주로 광전자 부품용 출발 물질로서 사용되고, 실리콘 카바이드 표면은 에피택셜 성장용 기판으로서 사용된다. 예로서, GaN(질화갈 륨), AlGaN(질화알루미늄갈륨) 및 InAlGaN(질화인듐알루미늄갈륨)으로 된 에피택셜층을 실리콘 카바이드 표면에 증착할 수 있고, 이 방식으로 광전자 부품 및 높은 파워와 고주파 일렉트로닉스용 부품을 제조할 수 있다.
응용예로는 FET(전계효과 트랜지스터), 블루 LED(발광 다이오드) 및 포토다이오드가 포함된다.
실시예 :
탄소 이온을 180 keV의 속도, 6.6×1017 cm-2의 주입량, 반도체 웨이퍼의 표면에 대한 수직선에 대해 7°의 각도, 및 530℃의 실리콘 웨이퍼 온도로, 직경 150 mm의 단결정 실리콘의 웨이퍼에 주입했다. 이어서, 상기 반도체 웨이퍼를 아르곤 분위기에서 1,250℃로 10시간 동안 열처리했다.
열처리에 이어서, 상기 실리콘 웨이퍼에 헬륨 이온을 80 keV의 속도, 8×1016 cm-2의 주입량 및 실리콘 웨이퍼의 표면에 대한 수직선에 대해 7°의 각도로 주입했다.
다음으로, 상층(실리콘층, 전이 영역 및 손상층)을 HF/HNO3 혼합물을 1:6의 혼합비로 150초 동안 사용한 에칭에 의해 제거했다.
노출시킨 실리콘 카바이드층의 두께는 75 nm였다.
다음으로, AFM(원자력 현미경)을 이용하여 상기 층의 표면 조도를 측정한 결과, 1×1 ㎛2의 면적에서 3.31 nm RMS의 값이 얻어졌다.
이어서, 노출된 실리콘 카바이드 표면을 Logitech CMP 폴리싱 장치를 이용하여 화학적, 기계적 평면화 처리했다. 다음 파라미터를 3분간 사용했다: ESM-13 폴리싱 디스크, pH 8 내지 11인 콜로이드 실리카를 기재로 한 슬러리, 압력 2 psi, 폴리싱 플레이트 회전속도 30∼40/분. 폴리싱은 실온에서 실행되었다. CMP 폴리싱 공정에서 9 nm의 실리콘 카바이드가 제거되었다.
얻어진 표면 조도를 역시 AFM을 이용하여 측정한 결과, 1×1 ㎛2의 면적에서 0.36 nm RMS의 값이 얻어졌다.
본 발명에 의하면 반도체 물질, 특히 질화물 반도체의 고품질 에피택셜층을 성장시킬 수 있는 반도체층 구조물을 경제적으로 제조할 수 있다.

Claims (19)

  1. 직경이 150 mm 이상인 실리콘 웨이퍼 상에 형성된 단결정 실리콘 카바이드층을 포함하는 반도체층 구조물(structure)로서,
    상기 실리콘 카바이드층은 0.5 nm RMS 이하의 표면 조도(roughness) 및 1 cm-2 이하의 마이크로파이프 밀도(micropipe density)를 가지며, 결정 성장 과정 또는 에피택셜 증착 과정중에 발생되는 결함이 없는 것을 특징으로 하는
    반도체층 구조물.
  2. 제1항에 있어서,
    질화물 반도체를 포함하는 에피택셜층이 상기 실리콘 카바이드층에 증착된 것을 특징으로 하는 반도체층 구조물.
  3. 제2항에 있어서,
    상기 질화물 반도체가 질화알루미늄, 질화갈륨 또는 질화알루미늄갈륨인 것을 특징으로 하는 반도체층 구조물.
  4. 제2항 또는 제3항에 있어서,
    상기 에피택셜층이 1010 cm-2 미만의 전위 밀도(dislocation density)를 가진 것을 특징으로 하는 반도체층 구조물.
  5. 실리콘 웨이퍼의 소정 깊이로 탄소 이온을 주입하는 단계,
    상기 실리콘 웨이퍼를 열처리하여, 매몰된(buried) 단결정 실리콘 카바이드층 및 상기 실리콘 카바이드층 상하에 비정질 전이 영역(noncrystalline transition region)을 상기 실리콘 웨이퍼에 형성하는 단계,
    상기 상부 실리콘층 및 상기 단결정 실리콘 카바이드층 상부에 위치한 비정질 전이 영역을 제거하여 상기 단결정 실리콘 카바이드층을 노출시키는 단계, 및
    상기 단결정 실리콘 카바이드층의 노출된 표면을 화학적, 기계적 평면화 처리하여 표면 조도가 0.5 nm RMS 미만이 되도록 하는 단계
    를 포함하는 반도체층 구조물의 제조 방법.
  6. 제5항에 있어서,
    상기 탄소 이온의 주입이 상기 실리콘 웨이퍼의 표면에 대한 수직선에 대해 1∼10°의 각도로 이루어지는 것을 특징으로 하는 반도체층 구조물의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 열처리가 1,050∼1,400℃의 온도에서 2∼20시간 동안 수행되는 것을 특징으로 하는 반도체층 구조물의 제조 방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 상부 실리콘 웨이퍼 및 상기 상부 비정질 전이 영역이 화학적 에칭 단계에 의해 제거되는 것을 특징으로 하는 반도체층 구조물의 제조 방법.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서,
    상기 화학적, 기계적 평면화 처리가 콜로이드 실리카를 함유한 슬러리를 사용하여 수행되는 것을 특징으로 하는 반도체층 구조물의 제조 방법.
  10. 제5항 내지 제9항 중 어느 한 항에 있어서,
    상기 슬러리의 pH가 8∼11인 것을 특징으로 하는 반도체층 구조물의 제조 방법.
  11. 제5항 내지 제10항 중 어느 한 항에 있어서,
    상기 폴리싱 시간이 30분 미만인 것을 특징으로 하는 반도체층 구조물의 제조 방법.
  12. 제11항에 있어서,
    상기 폴리싱 시간이 15분 미만인 것을 특징으로 하는 반도체층 구조물의 제조 방법.
  13. 제11항에 있어서,
    상기 폴리싱 시간이 5분 미만인 것을 특징으로 하는 반도체층 구조물의 제조 방법.
  14. 제5항 내지 제13항 중 어느 한 항에 있어서,
    상기 화학적, 기계적 평면화 처리가 1∼14 psi의 폴리싱 압력에서 수행되는 것을 특징으로 하는 반도체층 구조물의 제조 방법.
  15. 제5항 내지 제14항 중 어느 한 항에 있어서,
    상기 화학적, 기계적 평면화 처리가 10∼100/분의 폴리싱 플레이트 회전속도로 수행되는 것을 특징으로 하는 반도체층 구조물의 제조 방법.
  16. 제5항 내지 제15항 중 어느 한 항에 있어서,
    상기 화학적, 기계적 평면화 처리가 20∼60℃의 온도에서 수행되는 것을 특징으로 하는 반도체층 구조물의 제조 방법.
  17. 제5항 내지 제16항 중 어느 한 항에 있어서,
    상기 탄소 이온의 주입 및 후속된 열처리에 이어서, 상기 실리콘 웨이퍼의 표면에 대한 수직선에 대해 0∼20°의 각도로 제2 이온 주입을 수행하는 것을 특징으로 하는 반도체층 구조물의 제조 방법.
  18. 제17항에 있어서,
    상기 제2 이온 주입이 상기 실리콘 웨이퍼의 표면에 대한 수직선에 대해 1∼10°의 각도로 헬륨을 주입하는 것임을 특징으로 하는 반도체층 구조물의 제조 방법.
  19. 제5항 내지 제18항 중 어느 한 항에 있어서,
    상기 실리콘 카바이드 표면의 화학적, 기계적 평면화 처리에 이어서, 질화물 반도체를 함유하는 에피택셜층을 상기 반도체층 구조물 상에 증착시키는 것을 특징으로 하는 반도체층 구조물의 제조 방법.
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