KR20060118784A - Method for forming metal lines of semiconductor devices - Google Patents

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Abstract

A method for forming a metal line of a semiconductor device are provided to enhance semiconductor device manufacturing yield by preventing an operation property of a semiconductor device from being degraded. A device isolation film(43), which defines an active region, is formed on a semiconductor substrate(41). A gate electrode(45) is formed on the semiconductor substrate and a planarized lower insulation layer(47) is formed on the gate electrode. A landing plug(48) is formed on the active region between the gate electrodes. A first interlayer dielectric(50) is formed on an overall surface. A first and a second bit line(49,51) are formed on a cell and peripheral circuit portions via the first interlayer dielectric. The first and the second bit line are connected to the landing plug.

Description

반도체소자의 금속배선 형성방법{Method for forming metal lines of semiconductor devices}Method for forming metal lines of semiconductor devices

도 1 및 도 2 는 종래기술에 따른 반도체소자의 금속배선을 도시한 단면 사진.1 and 2 is a cross-sectional photograph showing a metal wiring of the semiconductor device according to the prior art.

도 3 은 종래기술에 반도체소자의 금속배선을 도시한 단면도.3 is a cross-sectional view showing a metal wiring of a semiconductor device in the prior art.

도 4a 내지 도 4e 는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.4A to 4E are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히 제1금속배선의 콘택공정시 비트라인이 노출되지 않거나 오정렬되어 하부구조물이 손상되는 현상을 방지할 수 있도록 하는 기술이다. The present invention relates to a method for forming a metal wiring of a semiconductor device, and in particular, a technique for preventing the damage to the lower structure due to the bit line is not exposed or misaligned during the contact process of the first metal wiring.

일반적으로 반도체소자를 구동하기 위하여, 이들을 전기적으로 동작시킬 수 있는 회로를 구성하여야 한다. In general, in order to drive semiconductor devices, a circuit capable of electrically operating them should be configured.

상기한 회로는 소자의 주변회로부에서 반도체소자의 각각 구성물을 전기적으로 콘택하는 금속배선을 예정된 형태로 형성한 것이다. The circuit described above is formed in a predetermined shape with a metal wiring for electrically contacting each component of the semiconductor device in the peripheral circuit portion of the device.

가장 하부에 형성되는 금속배선을 제1금속배선이라 하며 그 상부에 다수의 금속배선이 형성될 수 있다. The metal wiring formed at the bottom is called a first metal wiring, and a plurality of metal wirings may be formed thereon.

현재, 제1금속배선 콘택 공정시 스톱되는 층은 비트라인과 플레이트전극이다. Currently, the layers to be stopped in the first metal wiring contact process are bit lines and plate electrodes.

상기 비트라인은 상기 플레이트전극보다 하부에 형성되어 상기 제1금속배선의 콘택 공정시 상기 플레이트 전극이 먼저 오픈 ( open ) 되고, 상기 비트라인은 이후에 오픈되기 때문에 상기 비트라인이 오픈되지 않을 수 있으며, 오정렬시 상기 비트라인 하부구조물이 손상될 수 있다.Since the bit line is formed below the plate electrode, the plate electrode may be opened first during the contact process of the first metal wiring, and the bit line may be opened later. In case of misalignment, the bit line substructure may be damaged.

도 1 및 도 2 는 종래기술에 따라 형성된 제1금속배선을 도시한 단면 사진이다. 1 and 2 are cross-sectional photographs showing a first metal wiring formed according to the prior art.

상기 도 1 은 상기 비트라인을 노출시키는 제1금속배선 콘택홀이 오픈되지 않은 상태를 도시한 것이고, 상기 도 2 는 상기 비트라인과 제1금속배선 콘택위치가 오정렬되어 하부구조물이 손상되는 현상을 도시한 것이다. FIG. 1 illustrates a state in which a first metal wiring contact hole exposing the bit line is not opened, and FIG. 2 illustrates a phenomenon in which an underlying structure is damaged due to misalignment of the bit line and first metal wiring contact positions. It is shown.

도 3 은 종래기술에 따라 형성된 제1금속배선을 도시한 단면도로서, 셀부(100) 및 주변회로부(200)를 도시한 것이다. 3 is a cross-sectional view showing a first metal wiring formed according to the prior art, showing the cell portion 100 and the peripheral circuit portion 200.

도 3을 참조하면, 반도체기판(11) 상에 트렌치형 소자분리막(13)을 형성한다. 상기 반도체기판(11)에 게이트전극(15)을 형성하고 평탄화된 하부절연층(17)을 형성한다. Referring to FIG. 3, a trench type isolation layer 13 is formed on the semiconductor substrate 11. The gate electrode 15 is formed on the semiconductor substrate 11, and the planarized lower insulating layer 17 is formed.

상기 반도체기판(11)의 게이트전극 사이에 랜딩플러그(18)를 형성한다. A landing plug 18 is formed between the gate electrodes of the semiconductor substrate 11.

전체표면상부에 제1층간절연막(20)을 형성하고 이를 통하여 상기 랜딩플러그 (18)에 접속되는 제1비트라인(19) 및 제2비트라인(21)을 형성한다. 여기서, 상기 제2비트라인(21)은 주변회로부(200)에서 금속배선의 콘택패드로 사용된 것이다. The first interlayer insulating film 20 is formed on the entire surface, and thus the first bit line 19 and the second bit line 21 are connected to the landing plug 18. Here, the second bit line 21 is used as a contact pad of a metal wiring in the peripheral circuit unit 200.

전체표면상부에 제2층간절연막(23)을 형성하고 제2층간절연막(23) 및 제1층간절연막(20)을 통하여 상기 랜딩플러그(18)를 노출시키는 저장전극 콘택홀(25)을 형성한다. A second interlayer insulating layer 23 is formed on the entire surface, and a storage electrode contact hole 25 exposing the landing plug 18 is formed through the second interlayer insulating layer 23 and the first interlayer insulating layer 20. .

그 다음, 상기 콘택홀(25)을 매립하는 저장전극 콘택플러그(26)를 형성하고 전체표면상부에 제3층간절연막(27)을 형성한다.Next, a storage electrode contact plug 26 filling the contact hole 25 is formed, and a third interlayer insulating layer 27 is formed on the entire surface.

그리고, 상기 제3층간절연막(27)을 통하여 상기 저장전극 콘택플러그(26)에 접속되는 캐패시터(29)를 형성한다. A capacitor 29 connected to the storage electrode contact plug 26 is formed through the third interlayer insulating layer 27.

이때, 상기 캐패시터(29)는 저장전극, 유전체막 및 플레이트전극으로 형성된 것이다. In this case, the capacitor 29 is formed of a storage electrode, a dielectric film, and a plate electrode.

그 다음, 전체표면상부에 제4층간절연막(31)을 형성하고 이를 통하여 상기 캐패시터(29) 및 제2비트라인(21)에 각각 접속되는 제1금속배선 콘택플러그(33)를 형성하고 이에 접속되는 제1금속배선(35)을 형성한다. Next, a fourth interlayer insulating film 31 is formed on the entire surface, and thereby a first metal wiring contact plug 33 connected to the capacitor 29 and the second bit line 21 is formed and connected thereto. The first metal wiring 35 is formed.

상기한 바와 같이 종래기술에 따른 반도체소자의 금속배선 형성방법은, 금속배선 콘택 공정시 비트라인이 오픈되지 않거나 오정렬로 인하여 비트라인 하부구조물이 손상되는 현상이 유발되어 소자의 동작 특성이 열화되고 그에 따른 반도체소자의 수율 및 생산성이 저하되는 문제점이 있다. As described above, in the method of forming a metal wiring of a semiconductor device according to the related art, a phenomenon in which a bit line substructure is damaged due to misalignment or a bit line is not opened during a metal wiring contact process, resulting in deterioration of operating characteristics of the device. There is a problem that the yield and productivity of the semiconductor device is reduced.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, The present invention to solve the above problems of the prior art,

금속배선의 콘택 패드로 사용되는 비트라인과 그 상측의 금속배선 사이에 비트라인 패드를 형성하여 금속배선 콘택공정을 용이하게 실시할 수 있도록 하는 반도체소자의 금속배선 형성방법을 제공하는데 그 목적이 있다. It is an object of the present invention to provide a method for forming a metal wiring in a semiconductor device which can easily perform a metal wiring contact process by forming a bit line pad between a bit line used as a contact pad of a metal wiring and a metal wiring on the upper side thereof. .

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 금속배선 형성방법은, In order to achieve the above object, a metal wiring forming method of a semiconductor device according to the present invention,

반도체기판 상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,Forming a device isolation film defining an active region on the semiconductor substrate;

상기 반도체기판에 게이트전극을 형성하고 그 상부에 평탄화된 하부절연층을 형성하는 공정과,Forming a gate electrode on the semiconductor substrate and forming a planarized lower insulating layer thereon;

상기 게이트전극 사이의 활성영역에 랜딩플러그를 형성하는 공정과,Forming a landing plug in an active region between the gate electrodes;

전체표면상부에 제1층간절연막을 형성하고 이를 통하여 상기 랜딩플러그에 접속되는 제1비트라인 및 제2비트라인을 셀부 및 주변회로부에 각각 형성하는 공정과,Forming a first interlayer insulating film over the entire surface and forming first and second bit lines connected to the landing plug through the cell portion and the peripheral circuit portion, respectively;

상기 전체표면상부에 제2층간절연막을 형성하고 상기 제2층간절연막 및 제1층간절연막을 통하여 상기 랜딩플러그를 노출시키는 저장전극 콘택홀을 셀부에 형성하되, 주변회로부에는 상기 제2비트라인을 노출시키는 콘택패드 콘택홀을 형성하는 공정과,A storage electrode contact hole for forming a second interlayer dielectric layer on the entire surface and exposing the landing plug through the second interlayer dielectric layer and the first interlayer dielectric layer is formed in the cell unit, but exposes the second bit line to the peripheral circuit unit. Forming a contact pad contact hole to be made;

상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그를 형성하는 공정과,Forming a storage electrode contact plug to fill the storage electrode contact hole;

상기 콘택패드 콘택홀을 통하여 상기 제1비트라인에 접속되는 콘택패드를 형성하는 공정과,Forming a contact pad connected to the first bit line through the contact pad contact hole;

전체표면상부에 제3층간절연막을 형성하고 이를 통하여 상기 랜딩플러그에 접속되는 캐패시터를 형성하는 공정과,Forming a third interlayer insulating film over the entire surface and thereby forming a capacitor connected to the landing plug;

전체표면상부에 제4층간절연막을 소정두께 형성하고 상기 캐패시터 및 콘택패드에 접속되는 금속배선 콘택플러그를 형성하는 공정을 포함하는 것과,Forming a fourth interlayer insulating film over the entire surface and forming a metal wiring contact plug connected to the capacitor and the contact pad;

상기 제2비트라인은 주변회로부에 섬형태로 구비되는 것과,The second bit line is provided in the peripheral circuit portion in the form of an island,

상기 콘택패드는 상기 제2비트라인보다 크게 형성된 것을 특징으로 한다. The contact pad may be larger than the second bit line.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 4a 내지 도 4e 는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도로서, 셀부(300) 및 주변회로부(400)를 도시한 것이다. 4A through 4E are cross-sectional views illustrating a method of forming metal wirings of a semiconductor device according to an exemplary embodiment of the present invention, and illustrate a cell unit 300 and a peripheral circuit unit 400.

도 4a를 참조하면, 반도체기판(41) 상에 활성영역을 정의하는 소자분리막(43)을 형성한다. Referring to FIG. 4A, an isolation layer 43 defining an active region is formed on the semiconductor substrate 41.

상기 반도체기판(41)에 게이트전극(45)을 형성하고 평탄화된 하부절연층(47)을 형성한다. A gate electrode 45 is formed on the semiconductor substrate 41, and a planarized lower insulating layer 47 is formed.

상기 반도체기판(41)의 게이트전극 사이에 랜딩플러그(48)를 형성한다. A landing plug 48 is formed between the gate electrodes of the semiconductor substrate 41.

전체표면상부에 제1층간절연막(50)을 형성하고 이를 통하여 상기 랜딩플러그(48)에 접속되는 제1비트라인(49) 및 제2비트라인(51)을 형성한다. The first interlayer insulating film 50 is formed on the entire surface, and thus the first bit line 49 and the second bit line 51 connected to the landing plug 48 are formed.

전체표면상부에 제2층간절연막(53)을 형성하고 제2층간절연막(53) 및 제1층간절연막(50)을 통하여 상기 랜딩플러그(48)를 노출시키는 저장전극 콘택홀(55)을 형성한다. A second interlayer insulating layer 53 is formed on the entire surface, and a storage electrode contact hole 55 exposing the landing plug 48 is formed through the second interlayer insulating layer 53 and the first interlayer insulating layer 50. .

이때, 상기 주변회로부(400)에서는 콘택패드(미도시)를 상기 제2비트라인 (51)에 접속시키기 위한 콘택패드 콘택홀(57)을 형성한다. In this case, the peripheral circuit unit 400 forms a contact pad contact hole 57 for connecting a contact pad (not shown) to the second bit line 51.

도 4b를 참조하면, 상기 저장전극 콘택홀(55)을 매립하는 저장전극 콘택플러그(58)를 형성한다.Referring to FIG. 4B, a storage electrode contact plug 58 filling the storage electrode contact hole 55 is formed.

상기 콘택패드 콘택홀(57)을 통하여 상기 제1비트라인(49)에 접속되는 콘택패드(59)를 형성한다. A contact pad 59 is formed to be connected to the first bit line 49 through the contact pad contact hole 57.

이때, 상기 콘택패드(59)는 상기 제2비트라인(51)보다 넓은 크기로 형성된 것이다. In this case, the contact pad 59 is formed to be wider than the second bit line 51.

도 4c를 참조하면, 전체표면상부에 제3층간절연막(61)을 형성하고 이를 통하여 상기 랜딩플러그(48)에 접속되는 캐패시터(63)를 형성한다. Referring to FIG. 4C, a third interlayer insulating layer 61 is formed on the entire surface, and a capacitor 63 connected to the landing plug 48 is formed therethrough.

이때, 상기 캐패시터(63)는 저장전극, 유전체막 및 플레이트전극의 적층구조로 형성된 것이다. In this case, the capacitor 63 is formed in a stacked structure of a storage electrode, a dielectric film, and a plate electrode.

그 다음, 전체표면상부에 제4층간절연막(65)을 소정두께 형성한다.  Next, a fourth interlayer insulating film 65 is formed on the entire surface.

도 4d를 참조하면, 상기 제4층간절연막(65)을 통하여 상기 캐패시터(63)의 플레이트전극 및 콘택패드(59)에 접속되는 금속배선 콘택플러그(67)를 형성한다. Referring to FIG. 4D, a metal wiring contact plug 67 connected to the plate electrode and the contact pad 59 of the capacitor 63 is formed through the fourth interlayer insulating film 65.

도 4e를 참조하면, 상기 금속배선 콘택플러그(67)에 접속되는 제1금속배선(69)을 형성한다.Referring to FIG. 4E, a first metal wire 69 is connected to the metal wire contact plug 67.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 금속배선 형성방법은, 종래기술의 제2비트라인보다 더 높은 위치에 콘택패드를 형성하되, 상기 제1비트라인보다 더 넓게 형성하여 예정된 금속배선 콘택깊이를 확보할 수 있고 오정렬 로 인한 소자의 특성 열화를 방지할 수 있어 반도체소자의 생산성 및 수율을 향상시킬 수 있는 효과를 제공한다. As described above, in the method of forming the metal wiring of the semiconductor device according to the present invention, the contact pad is formed at a position higher than that of the second bit line of the related art, but is formed wider than the first bit line. It is possible to secure the depth and to prevent deterioration of device characteristics due to misalignment, thereby improving the productivity and yield of semiconductor devices.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (3)

반도체기판 상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,Forming a device isolation film defining an active region on the semiconductor substrate; 상기 반도체기판에 게이트전극을 형성하고 그 상부에 평탄화된 하부절연층을 형성하는 공정과,Forming a gate electrode on the semiconductor substrate and forming a planarized lower insulating layer thereon; 상기 게이트전극 사이의 활성영역에 랜딩플러그를 형성하는 공정과,Forming a landing plug in an active region between the gate electrodes; 전체표면상부에 제1층간절연막을 형성하고 이를 통하여 상기 랜딩플러그에 접속되는 제1비트라인 및 제2비트라인을 셀부 및 주변회로부에 각각 형성하는 공정과,Forming a first interlayer insulating film over the entire surface and forming first and second bit lines connected to the landing plug through the cell portion and the peripheral circuit portion, respectively; 상기 전체표면상부에 제2층간절연막을 형성하고 상기 제2층간절연막 및 제1층간절연막을 통하여 상기 랜딩플러그를 노출시키는 저장전극 콘택홀을 셀부에 형성하되, 주변회로부에는 상기 제2비트라인을 노출시키는 콘택패드 콘택홀을 형성하는 공정과,A storage electrode contact hole for forming a second interlayer dielectric layer on the entire surface and exposing the landing plug through the second interlayer dielectric layer and the first interlayer dielectric layer is formed in the cell unit, but exposes the second bit line to the peripheral circuit unit. Forming a contact pad contact hole to be made; 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그를 형성하는 공정과,Forming a storage electrode contact plug to fill the storage electrode contact hole; 상기 콘택패드 콘택홀을 통하여 상기 제1비트라인에 접속되는 콘택패드를 형성하는 공정과,Forming a contact pad connected to the first bit line through the contact pad contact hole; 전체표면상부에 제3층간절연막을 형성하고 이를 통하여 상기 랜딩플러그에 접속되는 캐패시터를 형성하는 공정과,Forming a third interlayer insulating film over the entire surface and thereby forming a capacitor connected to the landing plug; 전체표면상부에 제4층간절연막을 소정두께 형성하고 상기 캐패시터 및 콘택패드에 접속되는 금속배선 콘택플러그를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.And forming a metal interconnection contact plug connected to the capacitor and the contact pad, and forming a fourth interlayer insulating film over the entire surface thereof. 제 1 항에 있어서, The method of claim 1, 상기 제2비트라인은 주변회로부에 섬형태로 구비되는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.And forming the islands in the peripheral circuit portion in an island shape. 제 1 항에 있어서, The method of claim 1, 상기 콘택패드는 상기 제2비트라인보다 크게 형성된 것을 특징으로 하는 반도체소자의 금속배선 형성방법.And the contact pads are formed larger than the second bit line.
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KR100924208B1 (en) * 2008-02-14 2009-10-29 주식회사 하이닉스반도체 Method for Manufacturing Semiconductor Device
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100891329B1 (en) * 2007-01-26 2009-03-31 삼성전자주식회사 Semiconductor device and method of fabricating the same
US7745864B2 (en) 2007-10-09 2010-06-29 Hynix Semiconductor Inc. Semiconductor device with contact stabilization between contact plugs and bit lines and method for manufacturing the same
KR100924208B1 (en) * 2008-02-14 2009-10-29 주식회사 하이닉스반도체 Method for Manufacturing Semiconductor Device

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