KR20060110197A - 낸드 플래쉬 메모리 소자 - Google Patents

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Abstract

본 발명은 낸드 플래쉬 메모리 소자에 관한 것으로, 외부로 부터 소거할 어드레스를 코딩한 신호를 순차적으로 입력하여 래치하고, 제어신호에 의해 모든 블럭 스위치가 구동되도록 하여 다수의 블럭을 동시에 소거하도록 함으로써 소거 시간을 줄일 수 있는 낸드 플래쉬 메모리 소자가 제시된다.
블럭 스위치, 고전압 클럭 발생부, 래치

Description

낸드 플래쉬 메모리 소자{A nand flash memory device}
도 1은 종래의 블럭 스위치의 구성도이다.
도 2는 종래의 블럭 스위치를 구동시키기 위한 외부 제어신호의 타이밍도이다.
도 3은 본 발명에 따른 낸드 플래쉬 메모리 소자의 구성도이다.
도 4는 본 발명에 따른 블럭 스위치를 구동시키기 위한 동작 파형도이다.
<도면의 주요부분에 대한 부호의 설명>
301, 307 및 308 : 낸드 게이트 302, 305 및 306 : 인버터
303, 304, 309, 310, 311, 312, 313, 314, 315 및 316 : N형 트랜지스터
N1, N2, N3 : 노드 L1 : 래치
본 발명은 낸드 플래쉬 메모리 소자에 관한 것으로, 특히, 다수의 블럭을 동시에 소거할 수 있어, 소거 시간을 줄일 수 있는 낸드 플래쉬 메모리 소자에 관한 것이다.
도 1은 종래의 블럭 스위치의 구성도이고, 도 2는 도 1에 도시된 회로의 외부 제어신호들에 대한 타이밍도로서, 이들을 이용하여 종래의 블럭 스위치의 구동 방법을 설명하면 다음과 같다.
도 1을 참조하면, 낸드 게이트(101)는 어드레스 신호들(XA, XB, XC 및 XD)을 입력하여 논리 조합하고, 낸드 게이트(102)는 낸드 게이트 (101)의 출력 신호와 프로그램 프리차지 신호(PGMPREb)를 입력하여 논리 조합한다. 따라서, 낸드 게이트 (101)는 어드레스 신호들(XA, XB, XC 및 XD) 중 적어도 하나 이상이 로우 레벨로 입력되면 하이 레벨의 신호를 출력하고, 낸드 게이트(102)는 낸드 게이트(101)의 출력신호 및 프로그램 프리차지 신호(PGMPREb) 중 하나 이상이 로우 상태로 인가되면 하이 레벨의 신호를 출력한다.
낸드 게이트(103)는 낸드 게이트(102) 출력 신호와 블럭 인에이블 신호 (BLK_EN)를 논리 조합하는데, 블럭 인에이블 신호(BLK_EN)가 로우 레벨로 인가되면 하이 레벨의 신호를 출력하여 NMOS형 트랜지스터(109)를 턴온 시킨다. 이에 의해, 노드(Q1)가 초기화되고, 드레인 선택 라인(DSL)을 프리차지 하는 NMOS 트랜지스터들(110 및 111)을 턴온 시킨다.
NMOS 트랜지스터(104)는 X프리차지 신호(XPRE)에 따라 턴온되어 낸드 게이트(102)의 출력신호가 노드(Q1)에 인가 되도록 한다. 여기서, 노드(Q1)의 전위는 블럭 선택 신호(BLKWL)로서 작용한다. 한편, 펌핑 전압(Vpp) 레벨의 제1 및 제2 제어 신호(GA 및 GB)에 의해 NMOS 트랜지스터들(105 및 106)은 각각 턴온 되어 펌핑 전압(Vpp)이 노드(Q1)로 인가된다. 따라서, 노드(Q1)의 전위 즉, 블럭 선택 신호(BLKWL)는 펌핑 전압(Vpp)에서 NMOS 트랜지스터들(105 및 106)의 문턱 전압(Vt)을 각각 뺀 전압(Vpp-2Vt)과 상기 NMOS 트랜지스터(104)를 통해 전달된 낸드 게이트(102)의 출력 신호의 전위를 더한 전압(Vcc+Vpp-3Vt)이 된다. 이러한 전위를 유지하는 블럭 선택 신호(BLK_EN)에 의해 셀 블럭의 패스 트랜지스터(112)가 구동된다.
도 2는 도 1에 도시된 회로의 외부 제어신호들에 대한 타이밍관계를 나타낸 타이밍도이다.
명령 래치 인에이블 신호(CLE)가 하이 상태가 되고, 칩 인에이블 신호(CEB), 쓰기 인에이블 신호(WEB) 및 어드레스 래치 인에이블 신호(ALE)가 로우 상태가 되면 입출력 신호(IO)는 셋업 명령(Setup CMD)상태가 된다. 명령 래치 인에이블 신호(CLE), 칩 인에이블 신호(CEB) 및 쓰기 인에이블 신호(WEB)가 로우 상태가 되고 어드레스 래치 인에이블 신호(ALE)가 하이 상태가 되면, 입출력 신호(IO)는 셋업 명령(Setup CMD)후에 소거할 블럭의 어드레스 신호(ADD) 한 개가 들어가서 한 블럭씩 선택되게 되어 있다.
따라서, 상기의 블럭 스위치는 도 2의 타이밍도에 의해 어드레스가 인가되면 어드레스가 디코딩된 신호에 해당하는 어드레스 신호들(XA, XB, XC 및 XD)에 의해 한 블럭이 선택되어 소거된다. 이러한 구조는 블럭 소거시 한 블럭만 선택하여 소거하는 방식이므로 소거하고자 하는 블럭의 개수 만큼 소거 시간이 소요되어 제품 의 전기적인 동작 시간을 증가시킨다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 다수의 블럭을 한번에 소거함으로써, 소거 시간을 줄이는데 있다.
상술한 목적을 달성하기 위해 본 발명에서는 외부 명령에서 소거할 한 개 이상의 블럭을 받아 들일 수 있게 하고, 래치를 추가하여 한 개 이상의 블럭이 선택되어 소거될 수 있게함으로써, 소거시 걸리는 총 시간을 줄일 수 있다.
본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자는 다수의 셀 블럭을 선택하기 위해 상기 셀 블럭의 수만큼 구성되는 블럭 스위치를 포함하는 플래쉬 메모리에 있어서, 상기 블럭 스위치 각각은 어드레스 신호들을 입력하여 논리 조합하기 위한 논리부; 상기 논리부의 출력 신호를 저장하기 위한 래치; 프로그램 프리차지 신호와 프리차지 신호에 따라 상기 래치의 출력 신호를 출력단자에 전달하기 위한 전달부; 펌핑 전압을 상기 출력단자에 전달하기 위한 고전압 입력부를 포함하며, 상기 프로그램 프리차지 신호와 상기 프리차지 신호에 따라 상기 각각의 래치에 저장된 데이터들이 동시에 전달되도록하여 상기 다수의 셀 블럭이 동시에 선택되도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 구성도로서, 다수의 블럭 스위치(100a ... 100n), 패스 트랜지스터(200a ... 200n) 및 셀 블럭(300a ... 300n)을 포함하여 구성되며, 블럭 스위치(100a ... 100n) 각각은 래치를 포함하여 한 개 이상의 블럭이 선택되어 소거될 수 있도록 구성된다. 상기와 같은 낸드 플래쉬 메모리 소자의 구성에 대해 하나의 블럭 스위치(100a)를 이용하여 설명하면 다음과 같다.
도 3을 참조하면, 낸드 게이트(301)는 어드레스 신호들(XA, XB, XC 및 XD)을 입력하여 논리 조합하고, 낸드 게이트(301)의 출력 신호는 인버터(302)에 의해 반전된다. 이때, 낸드 게이트(301)는 어드레스 신호들(XA, XB, XC 및 XD) 중 적어도 하나이상이 로우 레벨로 입력되면 하이 레벨의 신호를 출력한다. NMOS 트랜지스터(303)는 래치 신호(Elatch)에 따라 구동되어 인버터(302)의 출력 신호를 전달한다. 래치 신호(latch)는 어드레스가 들어올 때 한 단위의 어드레스가 들어오면 하이로 인에이블되어 어드레스 신호들(XA, XB, XC 및 XD)로 디코딩된 신호를 노드(N1)에 전달하여 래치(L1)에 래치 되도록 한다. 트랜지스터(304)는 리셋 신호(RESET)에 따라 구동되어 노드(N1)를 초기화시킨다. 낸드 게이트(307)는 래치(L1)의 출력 신호와 프로그램 프리차지 신호(PGMPREb)를 입력하여 논리 조합한다. 낸드 게이트(307)로 래치(L1)의 출력 신호 및 프로그램 프리차지 신호(PGMPREb) 중 하나이상이 로우 상태로 인가되면 하이 레벨의 신호를 출력한다.
낸드 게이트(308)는 낸드 게이트(307) 출력 신호와 블럭 인에이블 신호(BLK_EN)를 논리 조합하는데, 블럭 인에이블 신호(BLK_EN)가 로우 레벨로 인가되면 하이 레벨의 신호를 출력하여 NMOS 트랜지스터(314)를 턴온시킨다. 이에 의해, 노드(N3)가 초기화되고, 드레인 선택 라인(DSL)을 프리차지 하는 NMOS 트랜지스터들(315 및 316)을 턴온시킨다.
NMOS 트랜지스터(309)는 프리차지 신호(XPRE)에 따라 턴온되어 낸드 게이트(307)의 출력신호가 노드(N3)에 인가되도록 한다. 여기서, 노드(N3)의 전위는 블럭 선택 신호(BLKWL)로서 작용한다. 한편, 펌핑 전압(Vpp) 레벨의 제1 및 제2 제어 신호(GA 및 GB)에 의해 NMOS 트랜지스터들(310 및 311)은 각각 턴온되어 펌핑 전압(Vpp)이 노드(N3)로 인가된다. 따라서, 노드(N3)의 전위 즉, 블럭 선택 신호(BLKWL)는 펌핑 전압(Vpp)에서 NMOS 트랜지스터들(310 및 311)의 문턱 전압(Vt)을 각각 뺀 전압(Vpp-2Vt)과 상기 NMOS 트랜지스터(309)를 통해 전달된 낸드 게이트(307)의 출력 신호의 전위를 더한 전압(Vcc+Vpp-3Vt)이다. 블럭 선택 신호(BLKWL)에 의해 패스 트랜지스터(317)가 구동되어 셀 블럭(300a ... 300n)에 인가된다.
본 발명은 블럭의 수만큼 래치를 갖는 블럭 스위치(100a ... 100n)가 구성되어, 각 블럭 스위치(100a ... 100n)의 래치에 소거할 블럭 어드레스가 순차적으로 인가되어 저장된다. 그런 다음, 소거 확인 명령(Confirm CMD)에 의해 블럭 인에이블 신호(BLK_EN)와 프리차지 신호(XPRE)가 인에이블 되면 각각의 래치에 저장된 데이터가 다수의 블럭 각각에 인가되어 모든 블럭이 동시에 소거된다. 상기와 같은 블럭 스위치(100a ... 100n)의 동작에 대해 하나의 구동 방법을 도 4의 블럭 스위치(100a ... 100n)의 동작 파형도를 이용하여 설명하면 다음과 같다.
명령 래치 인에이블 신호(CLE)가 하이 상태가 되고 칩 인에이블 신호(CEB), 쓰기 인에이블 신호(WEB) 및 어드레스 래치 인에이블 신호(ALE)가 로우 상태가 되면, 입출력 신호(IO)는 셋업 명령(Setup CMD)상태가 된다. 명령 래치 인에이블 신호(CLE), 칩 인에이블 신호(CEB) 및 쓰기 인에이블 신호(WEB)가 로우 상태가 되고 어드레스 래치 인에이블 신호(ALE)가 하이 상태에 있게 된다. 이때, 입출력 신호(IO)는 셋업 명령(Setup CMD)후에 소거할 블럭에 해당하는 한 개 이상의 블럭 어드레스(ADD1, ADD2, ... ADDn)가 순차적으로 입력되면, 이들을 디코딩하여 어드레스 신호들(XA, XB, XC, XD)을 생성한다.
어드레스 신호들(XA, XB, XC, XD)이 하이 레벨로 입력되어 낸드 게이트(301)에 입력되면 낸드 게이트(301)는 로우 레벨의 신호를 출력한다. 로우 레벨의 출력 신호는 인버터(302)에 의해 반전되어 하이 레벨의 신호로 출력된다. 인버터(302)에 의해 출력된 하이 레벨의 신호는 래치 신호(Elatch)에 의해 턴온된 NMOS 트랜지스터를 통해 노드(N1)로 전달된다. 하이 레벨의 신호를 가지고 있는 노드(N1)는 래치(L1)에 래치되고, 로우 레벨의 신호를 출력한다. 이렇게 블럭 어드레스 래치가 진행되다가 도 3에 소거 확인 명령(Confirm CMD)이 들어 오게 되면, 블럭 인에이블 신호(BLK_EN)와 프리차지 신호(XPRE)가 로우 레벨의 신호에서 하이 레벨의 신호로 되어 일괄적으로 래치된 블럭들이 동시에 다음과 같은 소거 동작이 이루어 진다.
로우 레벨의 노드(N2)의 신호와 하이 레벨의 프로그램 프리차지 신호 (PGMPREb)를 입력하는 낸드 게이트(307)는 하이 레벨의 신호를 출력하게 된다. 낸드 게이트(307)에 의해 출력된 하이 레벨의 신호와 로우 레벨의 블럭 인에이블 신호(BLK_EN)를 입력하는 낸드 게이트(308)는 하이 레벨의 신호를 출력하여 NMOS 트랜지스터(314)를 턴온시켜 노드(N3)를 초기화시킨다. 그리고 드레인 선택 라인(DSL)을 프리차지하는 NMOS 트랜지스터들(315 및 316)을 구동시킨다.
낸드 게이트(307)에 의해 출력된 하이 레벨의 신호는 프리차지 신호(XPRE)에 의해 턴온된 NMOS 트랜지스터(309)의 문턱 전압(Vt)을 뺀 전압(Vcc-Vt)을 노드(N3)에 전달하고, 이 전압은 노드(N3)의 전위인 블럭 선택 신호(BLKWL)에서 유지하게 된다. 펌핑 전압(Vpp)에서 펌핑 전압 레벨의 제1 및 제2 제어 신호(GA 및 GB)에 의해 턴온된 NMOS 트랜지스터(310 및 311)의 문턱 전압(Vt)을 뺀 전압(Vpp-2Vt)을 노드(N3)에 전달한다. 이때, 노드(N3)의 전위는 블럭 선택 신호에 저장된 전압(Vcc-Vt)과 펌핑 전압(Vpp)에서 NMOS 트랜지스터들(310 및 311)의 문턱 전압(Vt)을 각각 뺀 전압(Vpp-2Vt)을 더한 전압((Vcc+Vpp-3Vt)을 유지하게 된다. 노드(N3)의 전위인 블럭 선택 신호(BLKWL)에 저장된 전압에 의해 패스 트랜지스터(317)가 구동되어 셀 블럭(300a ... 300n)에 인가된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 외부로 부터 소거할 어드레스를 코딩한 신호를 순차적으로 입력하여 래치하고, 제어신호에 의해 모든 블럭 스위치가 구동되도록 하여 다수의 블럭을 동시에 소거하도록 함으로써 소거 시간을 줄일 수 있는 효과가 있다.

Claims (6)

  1. 다수의 셀 블럭을 선택하기 위해 상기 셀 블럭의 수만큼 구성되는 블럭 스위치를 포함하는 플래쉬 메모리에 있어서,
    상기 블럭 스위치 각각은 어드레스 신호들을 입력하여 논리 조합하기 위한 논리부;
    상기 논리부의 출력 신호를 저장하기 위한 래치;
    프로그램 프리차지 신호와 프리차지 신호에 따라 상기 래치의 출력 신호를 출력단자에 전달하기 위한 전달부; 및
    펌핑 전압을 상기 출력단자에 전달하기 위한 고전압 입력부를 포함하며, 상기 프로그램 프리차지 신호와 상기 프리차지 신호에 따라 상기 각각의 래치에 저장된 데이터들이 동시에 전달되도록하여 상기 다수의 셀 블럭이 동시에 선택되도록 하는 낸드 플래쉬 메모리 소자.
  2. 제1항에 있어서, 상기 논리부는 상기 어드레스 신호들을 논리 조합하는 낸드 게이트;
    상기 낸드 게이트의 출력 신호를 반전시키는 인버터; 및
    제어 신호에 따라 상기 인버터의 출력 신호를 상기 래치에 전달하는 트랜지스터를 포함하는 낸드 플래쉬 메모리 소자.
  3. 제1항에 있어서, 상기 전달부는 상기 프로그램 프리차지 신호에 따라 상기 래치의 출력 신호를 출력하기 위한 낸드 게이트; 및
    상기 프리차지 신호에 따라 상기 낸드 게이트의 출력 신호를 출력단자에 전달하는 트랜지스터를 포함하는 낸드 플래쉬 메모리 소자.
  4. 제1항에 있어서, 상기 고전압 입력부는 제1 및 제2 제어 신호에 따라 상기 펌핑 전압을 상기 출력단자에 전달하는 트랜지스터들을 포함하는 낸드 플래쉬 메모리 소자.
  5. 제1항에 있어서, 리셋 신호에 의해 턴온되어 상기 래치를 초기화 시키는 트랜지스터를 더 포함하는 낸드 플래쉬 메모리 소자.
  6. 제1항 또는 제3항에 있어서, 상기 블럭 인에이블 신호에 따라 상기 전달부의 낸드 게이트의 출력 신호를 출력하기 위한 낸드 게이트; 및
    상기 낸드 게이트의 출력 신호에 따라 상기 출력단자를 초기화 시키는 트랜지스터를 더 포함하는 낸드 플래쉬 메모리 소자.
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